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  1. uart_verilog

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  2. 本工程主要是设计UART接收模块,UART发送模块以及通过COM口接收数据后又发送给PC的uart模块。-The project is mainly designed to UART receiver module, UART transmit module and receive data through COM port and then sent to the PC uart module.

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-24
    • 文件大小：101376

源码中国 www.ymcn.org