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  1. par_in_ser_out

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  2. 并入串出寄存器，很好很强大。使用Verilog进行设计并用Modelsim成功仿真。-Into the string of registers, very very strong. With Verilog for design and simulation using Modelsim successfully.

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-10
    • 文件大小：1459200

源码中国 www.ymcn.org