查看会员资料

用 户 名:宇*

转帐 | 发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
    qq
  • 电话号码:
  • Homepage:
  • 会员简介:
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. RSIC_CPU2

    0下载量:
  2. 这是一个用verilog编写的RSIC CPU模型,几个必要的模块都已经齐全,有兴趣的可以再完善更多的功能-This is a verilog written RSIC CPU model, several necessary modules are already complete, are interested in more features can be further improved
  3. 所属分类:VHDL编程

    • 发布日期:2025-06-21
    • 文件大小:237568

源码中国 www.ymcn.org