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  2. 1-wire master written in Verilog HDL, ready for integration into a FPGA or ASIC based SoC. A port of the 1-wire Public Domain Kit (version 3.10r2) from Maxim is also provided, with all the code required for integration into the Altera development

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-17
    • 文件大小：548864

源码中国 www.ymcn.org