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  1. DDS_SYS_CLK100M

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  2. 基于FPGA的信号源设计,100M时钟,32位相位累加,能产生正玄波、方波,三角波,锯齿波,频率可调,频率范围0.03HZ-15MHZ。-FPGA-based signal source design, 100M clock, 32-bit phase accumulation can produce sine wave, square wave, triangle wave, sawtooth, adjustable frequency, the frequency range 0.03 Hz
  3. 所属分类:VHDL编程

    • 发布日期:2025-06-10
    • 文件大小:2741248

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