查看会员资料

用 户 名：

转帐 | 发送消息
  • Email：
    用户隐藏
  • Icq/MSN：
    qq
  • 电话号码：
  • Homepage：
  • 会员简介：
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. DDS

    0下载量：
  2. 用verilog语言实现，DDS信号发生与嵌入式逻辑分析仪的调用，程序功能完整 -Using verilog language, DDS signal generator with embedded logic analyzer called, the program features a complete

  3. 所属分类：VHDL编程

    • 发布日期：2025-05-30
    • 文件大小：9216

源码中国 www.ymcn.org