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  1. uartfifo

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  2. 一个基于verilog的fifo的例子,由数据产生模块产生数据传到fifo中,然后同过发送模块将数据发到上位机上。-One based on the fifo verilog example, by the data generation module generates data to the fifo, and then sent over the same module sends data to the host computer.
  3. 所属分类:VHDL编程

    • 发布日期:2025-06-09
    • 文件大小:661504

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