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  1. digital_clock

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  2. 数字钟的设计,系统分为5个模块,Freq_div模块,Clock_cnt模块,Clock_ctl模块,Key_ctl模块和Display模块。系统目标:用8个LED 显示时间,如9点25分10秒显示为,09-25-10。(2)设置2个按键,按键SET用于工作模式选择,按键UP用于校时。-Digital clock design, the system is divided into five modules, Freq_div module, Clock_cnt module, Clock_ct
  3. 所属分类:VHDL编程

    • 发布日期:2025-06-11
    • 文件大小:1598464

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