查看会员资料

用 户 名：FEI***

转帐 | 发送消息
  • Email：
    用户隐藏
  • Icq/MSN：
    qq
  • 电话号码：
  • Homepage：
  • 会员简介：
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. T01_UART_CORE

    0下载量：
  2. Verilog 实现的 UART串口读写控制核 参数化校验、时钟设置，完整工程（xilinx），包括文档、源码等。供学习参考，希望大家上传自己代码，共同提高，*小日本。-Verilog implementation of the UART serial port to read and write control nuclear parametric check, clock setting, complete project (Xilinx), including documentation

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-09
    • 文件大小：423936

源码中国 www.ymcn.org