查看会员资料

用 户 名:林*

转帐 | 发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
    qq
  • 电话号码:
  • Homepage:
  • 会员简介:
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. start_lab4

    0下载量:
  2. 用Verilog设计一个时间基准电路和带使能的多周期计数器,并在此基础是设计一个简单的秒表0.0-10.0计数- Verilog design with a time reference circuit and with enable multi-cycle counter, and on this basis is to design a simple stopwatch count 0.0-10.0
  3. 所属分类:VHDL编程

    • 发布日期:2025-07-06
    • 文件大小:22189056

源码中国 www.ymcn.org