乘法器是众多数字系统中的基本模块。 从原理上说它属于组合逻辑范畴；但从工程实际设计上来说，它往往会利用时序逻辑设计的方法来实现，属于时序逻辑的范畴。通过这个实验使大家能够掌握利用 FPGA/CPLD 设计乘法器的思想，并且能够将我们设计的乘法器应用到实际工程中。 -The multiplier is the number of a digital system in the basic module. From the principle that it belongs to the combi