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  1. udp_send1

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  2. 基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-08
    • 文件大小：53248

源码中国 www.ymcn.org