查看会员资料

用 户 名:一*

转帐 | 发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
    qq
  • 电话号码:
  • Homepage:
  • 会员简介:
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. syn_rst

    0下载量:
  2. 指定同步复位时, always的敏感表中仅有时钟沿信号,仅仅当时钟沿采到同步复位的有效电平时,才会在时钟沿到达时刻进行复位操作-Specifies synchronous reset, always sensitive to the table is just a clock edge signal only when the clock along to pick active level synchronous reset, the clock edge arrival time will
  3. 所属分类:VHDL编程

    • 发布日期:2025-09-16
    • 文件大小:30720

源码中国 www.ymcn.org