查看会员资料

用 户 名:R**

转帐 | 发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
    qq
  • 电话号码:
  • Homepage:
  • 会员简介:
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. VERILOG-Simulation

    0下载量:
  2. This VERILOG simulation example shows a 16 bit group ripple adder circuit for FPGA. The netlabel is used to split 16 bit bus to four 4 bit bus and connect them to four 4 bit adder. The result is joined to a 16 bit bus using netlabel. The Simulation c
  3. 所属分类:VHDL编程

    • 发布日期:2025-08-09
    • 文件大小:2692096

源码中国 www.ymcn.org