文件名称:S6_VGA_change

  • 所属分类:
  • 其它资源
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2008-10-13
  • 文件大小:
  • 2.45mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 李*
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  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

verilog源代码,quartusII工程。程序实现VGA时序。控制VGA显示器输出图形。在quartusII中客直接运行,
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : 9927436s6_vga_change.rar 列表
S6_VGA_change\Src\ColorBar.bdf
S6_VGA_change\Src\ColorBar.bsf
S6_VGA_change\Src\vga_vl.v
S6_VGA_change\Proj\cmp_state.ini
S6_VGA_change\Proj\ColorBar.asm.rpt
S6_VGA_change\Proj\ColorBar.cdf
S6_VGA_change\Proj\ColorBar.done
S6_VGA_change\Proj\ColorBar.eda.rpt
S6_VGA_change\Proj\ColorBar.fit.eqn
S6_VGA_change\Proj\ColorBar.fit.rpt
S6_VGA_change\Proj\ColorBar.fit.summary
S6_VGA_change\Proj\ColorBar.flow.rpt
S6_VGA_change\Proj\ColorBar.map.eqn
S6_VGA_change\Proj\ColorBar.map.rpt
S6_VGA_change\Proj\ColorBar.map.summary
S6_VGA_change\Proj\ColorBar.mif
S6_VGA_change\Proj\ColorBar.pin
S6_VGA_change\Proj\ColorBar.pof
S6_VGA_change\Proj\ColorBar.qpf
S6_VGA_change\Proj\ColorBar.qsf
S6_VGA_change\Proj\ColorBar.qws
S6_VGA_change\Proj\ColorBar.sof
S6_VGA_change\Proj\ColorBar.tan.rpt
S6_VGA_change\Proj\ColorBar.tan.summary
S6_VGA_change\Proj\ColorBar_assignment_defaults.qdf
S6_VGA_change\Proj\rom.bsf
S6_VGA_change\Proj\rom.v
S6_VGA_change\Proj\rom_8.bsf
S6_VGA_change\Proj\rom_8.v
S6_VGA_change\Proj\rom_8_bb.v
S6_VGA_change\Proj\rom_bb.v
S6_VGA_change\Proj\stp1.stp
S6_VGA_change\Proj\VGA_PLL.bsf
S6_VGA_change\Proj\VGA_PLL.v
S6_VGA_change\Proj\VGA_PLL_bb.v
S6_VGA_change\Proj\vga_vl.bsf
S6_VGA_change\Proj\simulation\modelsim\ColorBar.vo
S6_VGA_change\Proj\simulation\modelsim\ColorBar_modelsim.xrf
S6_VGA_change\Proj\simulation\modelsim\ColorBar_v.sdo
S6_VGA_change\Proj\simulation\modelsim\cyclone_atoms.v
S6_VGA_change\Proj\simulation\modelsim\vga_test.cr.mti
S6_VGA_change\Proj\simulation\modelsim\vga_test.mpf
S6_VGA_change\Proj\simulation\modelsim\vga_test.v
S6_VGA_change\Proj\simulation\modelsim\vga_vl.v
S6_VGA_change\Proj\simulation\modelsim\vsim.wlf
S6_VGA_change\Proj\simulation\modelsim\wave.do
S6_VGA_change\Proj\simulation\modelsim\work\_info
S6_VGA_change\Proj\simulation\modelsim\work\vga_vl\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\vga_vl\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\vga_vl\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\vga_test\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\vga_test\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\vga_test\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_scale_cntr\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_scale_cntr\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_scale_cntr\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_routing_wire\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_routing_wire\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_routing_wire\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_register\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_register\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_register\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_block\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_block\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_block\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll_reg\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll_reg\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll_reg\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_n_cntr\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_n_cntr\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_n_cntr\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_nmux21\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_nmux21\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_nmux21\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_m_cntr\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_m_cntr\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_m_cntr\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux41\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux41\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux41\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux21\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux21\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux21\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell_register\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell_register\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell_register\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_latch\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_latch\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_latch\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_jtag\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_jtag\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_jtag\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_io\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_io\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_io\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dll\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dll\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dll\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dffe\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dffe\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dffe\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_crcblock\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_crcblock\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_crcblock\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_bmux21\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_bmux21\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_bmux21\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b5mux21\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b5mux21\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b5mux21\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b17mux21\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b17mux21\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b17mux21\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_lcell\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_lcell\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_lcell\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_io\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_io\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_io\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asmiblock\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asmiblock\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asmiblock\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and16\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and16\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and16\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and1\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and1\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and1\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\@color@bar\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\@color@bar\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\@color@bar\_primary.vhd
S6_VGA_change\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\verilog.asm
S6_VGA_change\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\_primary.dat
S6_VGA_change\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\_primary.vhd
S6_VGA_change\Proj\db\altsyncram_1f92.tdf
S6_VGA_change\Proj\db\altsyncram_fl82.tdf
S6_VGA_change\Proj\db\altsyncram_hl82.tdf
S6_VGA_change\Proj\db\cntr_f29.tdf
S6_VGA_change\Proj\db\cntr_gq7.tdf
S6_VGA_change\Proj\db\cntr_ln7.tdf
S6_VGA_change\Proj\db\cntr_no8.tdf
S6_VGA_change\Proj\db\cntr_qt7.tdf
S6_VGA_change\Proj\db\cntr_rt7.tdf
S6_VGA_change\Proj\db\cntr_vt9.tdf
S6_VGA_change\Proj\db\ColorBar.(0).cnf.cdb
S6_VGA_change\Proj\db\ColorBar.(0).cnf.hdb
S6_VGA_change\Proj\db\ColorBar.(1).cnf.cdb
S6_VGA_change\Proj\db\ColorBar.(1).cnf.hdb
S6_VGA_change\Proj\db\ColorBar.(2).cnf.cdb
S6_VGA_change\Proj\db\ColorBar.(2).cnf.hdb
S6_VGA_change\Proj\db\ColorBar.(3).cnf.cdb
S6_VGA_change\Proj\db\ColorBar.(3).cnf.hdb
S6_VGA_change\Proj\db\ColorBar.asm.qmsg
S6_VGA_change\Proj\db\ColorBar.cbx.xml
S6_VGA_change\Proj\db\ColorBar.cmp.rdb
S6_VGA_change\Proj\db\ColorBar.db_info
S6_VGA_change\Proj\db\ColorBar.eco.cdb
S6_VGA_change\Proj\db\ColorBar.eda.qmsg
S6_VGA_change\Proj\db\ColorBar.fit.qmsg
S6_VGA_change\Proj\db\ColorBar.hier_info
S6_VGA_change\Proj\db\ColorBar.hif
S6_VGA_change\Proj\db\ColorBar.map.cdb
S6_VGA_change\Proj\db\ColorBar.map.hdb
S6_VGA_change\Proj\db\ColorBar.map.qmsg
S6_VGA_change\Proj\db\ColorBar.pre_map.cdb
S6_VGA_change\Proj\db\ColorBar.pre_map.hdb
S6_VGA_change\Proj\db\ColorBar.psp
S6_VGA_change\Proj\db\ColorBar.rtlv.hdb
S6_VGA_change\Proj\db\ColorBar.rtlv_sg.cdb
S6_VGA_change\Proj\db\ColorBar.rtlv_sg_swap.cdb
S6_VGA_change\Proj\db\ColorBar.sgdiff.cdb
S6_VGA_change\Proj\db\ColorBar.sgdiff.hdb
S6_VGA_change\Proj\db\ColorBar.sld_design_entry.sci
S6_VGA_change\Proj\db\ColorBar.sld_design_entry_dsc.sci
S6_VGA_change\Proj\db\ColorBar.syn_hier_info
S6_VGA_change\Proj\db\ColorBar.tan.qmsg
S6_VGA_change\Proj\db\ColorBar_cmp.qrpt
S6_VGA_change\Proj\db\decode_9ie.tdf
S6_VGA_change\Doc\程序说明.txt
S6_VGA_change\Proj\simulation\modelsim\work\vga_vl
S6_VGA_change\Proj\simulation\modelsim\work\vga_test
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_scale_cntr
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_routing_wire
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_register
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_ram_block
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll_reg
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_pll
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_n_cntr
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_nmux21
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_m_cntr
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux41
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_mux21
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell_register
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_lcell
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_latch
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_jtag
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_io
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dll
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_dffe
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_crcblock
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_bmux21
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b5mux21
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_b17mux21
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_lcell
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asynch_io
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_asmiblock
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and16
S6_VGA_change\Proj\simulation\modelsim\work\cyclone_and1
S6_VGA_change\Proj\simulation\modelsim\work\@color@bar
S6_VGA_change\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
S6_VGA_change\Proj\simulation\modelsim\work
S6_VGA_change\Proj\simulation\modelsim
S6_VGA_change\Proj\simulation
S6_VGA_change\Proj\db
S6_VGA_change\Src
S6_VGA_change\Proj
S6_VGA_change\Doc
S6_VGA_change

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