[VHDL编程] FIR

说明：The first three examples illustrate the difference between RTL FSMD model (Finite State Machine with Datapath buildin) and RTL FSM + DataPath model. From view of RT level design, each digital design consists of a Control Unit (FSM) and a Datapath. Th
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[VHDL编程] memory

说明：the memory program are used to design the fpga application for in very log module
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[VHDL编程] statemechine

说明：We are using parameters is the test bench and passing them to the state machine using parameter passing We are using tasks to control the flow of the testbench We are using hierarchical naming to access the state variable in the state machine f
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[VHDL编程] uart

说明：the uart model is used to design the synthies and beherival model in verilog fpga
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[VHDL编程] clock1

说明：多功能数字钟实现闹铃，整点报时，校时，仿广播电台报时功能-multifuntional digital clock written in verilog
<sliversnake> 在 2025-11-21 上传 | 大小：1kb | 下载：0

[钩子与API截获] apihook

说明：Hook api ! simple ! this is an example really helpful to write a virus. Have nice day :D.
<chirokun> 在 2025-11-21 上传 | 大小：1kb | 下载：0

[嵌入式Linux] ttyMAX_read

说明：this for tty max chip read through external uart-this is for tty max chip read through external uart
<nitin> 在 2025-11-21 上传 | 大小：1kb | 下载：0

[汇编语言] UART

说明：串口初始化程序，UART_INIT(）实现串口初始化，包括工作方式选择和终端的开禁等等。 -q
<xl> 在 2025-11-21 上传 | 大小：1kb | 下载：0

[其他小程序] rc4

说明：a sample rc4 implementation
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[生物技术] labsheet2part1

说明：palindrome dna problem
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[数值算法/人工智能] labsheet2part2

说明：find the largest substring in a string
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[数值算法/人工智能] bfs

说明：example of BFS(breadth first search implementation )
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