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[VHDL编程] adder1
说明:此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ,有广泛的应用,比如编码器领域。-This source code is based on the Verilog language, " and- or- not" gate, with the case statement described in<王柔毅> 在 2025-06-06 上传 | 大小:1kb | 下载:0
[VHDL编程] adder2
说明:此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ,特别是模为 60 的 BCD码加法计数器,这是我目前发现的最优源代码,应用于解码器领域。-This source code is based on the Verilog language def<王柔毅> 在 2025-06-06 上传 | 大小:1kb | 下载:0
[matlab例程] linear_convolution_FFT
说明:线性卷积的FFT实现 重叠相加 重叠保留-Implementation of linear convolution of the FFT overlap-add Overlapping<tianlu> 在 2025-06-06 上传 | 大小:1kb | 下载:0
[matlab例程] fbg_hengxiang
说明:布拉格光纤光栅受横向应力对反射谱的影响仿真研究-Fiber Bragg gratings by lateral stress on the reflection spectrum of simulation< 周威> 在 2025-06-06 上传 | 大小:1kb | 下载:0
[数据结构常用算法] 3~3
说明:判断一个链表是否中心对称,该链表是存数字的,在屏幕上显示用户输入的链表,并说明是否中心对称,该程序是数据结构中的范例-Centrosymmetric determine whether a linked list, the list is kept digital, displayed on the screen the user to enter the list, and whether centrosymmetric, the program is an example of data s<王苯充> 在 2025-06-06 上传 | 大小:1kb | 下载:0
[数据结构常用算法] 2-9
说明:假设在长度大于1的单循环链表中,既无头结点也无头指针。s为指向某个结点的指针,试编写算法删除结点*s的直接前驱结点,该程序是数据结构的范例-Assuming the single cycle in length greater than 1 in the list, neither the first nor the head node pointer. s is a pointer pointing to a node, delete node algorithm test preparati<王苯充> 在 2025-06-06 上传 | 大小:1kb | 下载:0