[VHDL编程] chap7

说明：本程序是关于学习VERILOG语言的案例，方便读者快速掌握VERILOG语言的基本语法，操作等-This program is about learning the language of the case VERILOG to allow readers to quickly master the basic syntax of the language VERILOG, operation, etc.
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[VHDL编程] chap6

说明：本程序是关于学习VERILOG语言的案例，方便读者快速掌握VERILOG语言的基本语法，操作等-This program is about learning the language of the case VERILOG to allow readers to quickly master the basic syntax of the language VERILOG, operation, etc.
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[VHDL编程] chap5

说明：本程序是关于学习VERILOG语言的案例，方便读者快速掌握VERILOG语言的基本语法，操作等-This program is about learning the language of the case VERILOG to allow readers to quickly master the basic syntax of the language VERILOG, operation, etc.
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[VHDL编程] chap3

说明：本程序是关于学习VERILOG语言的案例，方便读者快速掌握VERILOG语言的基本语法，操作等-This program is about learning the language of the case VERILOG to allow readers to quickly master the basic syntax of the language VERILOG, operation, etc.
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[VHDL编程] da_fir

说明：分布式fir的实现 有源程序 可以自己修改 实现自己描述的功能-Implementation of a source distributed fir can modify the function to achieve their descr iption
<wang> 在 2025-06-14 上传 | 大小：1.98mb | 下载：0

[VHDL编程] fir_filter

说明：fir数字滤波器的fpga实现 良好的借鉴功能-fir fpga digital filter functions to achieve good reference
<wang> 在 2025-06-14 上传 | 大小：14kb | 下载：0

[VHDL编程] MMU-and-PTS-table

说明：1. 附件中是对嵌入式底层开发中常见的MMU配置问题做一个简单的描述； 2. 分析过程是以Samsung 2450处理器的官方BSP中U-Boot代码为例进行的； 3. 如果大家有觉得技术细节上有讨论的地方，可以发邮件到guopeixin@126.com一起来讨论，-the document describes the MMU by taking u-boot code in samsung bsp
<Peixin> 在 2025-06-14 上传 | 大小：469kb | 下载：0

[VHDL编程] lab1

说明：本实验主要设计基本的门电路，包括两输入与门，两输入与非门，两输入或门，两输入 或非门，两输入异或门，两输入同或门。-In this study, the basic design of the main gates, including two input AND gate, two input NAND gate, two input OR gate, the two input NOR gate, the two input XOR gate with two input OR gate
<> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] MUX4_1

说明：多路复用器即数据选择器，用来将 N 个输入通道的数据复用到一个输出通道上。-Data selector multiplexer that is used to N input data channels multiplexed on an output channel.
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[VHDL编程] ISE_lab5

说明：使用VHDL 语言编写7 段数码管显示程序， 掌握数码管的驱动方法。使用USB 电缆或并口下载线下载逻辑电路到FPGA，并 调试电路使其正常工作。-Using the VHDL language 7-segment display program, for digital control of the driving method. Using the USB cable or parallel port download cable to download logic to FPGA,
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[VHDL编程] DataCntrl

说明：系统由 DataCntrl.vhd 和RS232RefComp.vhd 模块构成。该模块能和PC 机的RS232 终端 （比如PC 机上的串口调试工具程序）以波特率9600 通信。-System consists of DataCntrl.vhd and RS232RefComp.vhd module. The module can and PC-RS232 terminal (such as PC, the serial debugging utility) to 9600 baud co
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[VHDL编程] clock

说明：用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。-Design with VHDL, digital clock, to achieve in the digital display minutes and seconds,
<> 在 2025-06-14 上传 | 大小：2kb | 下载：0