[VHDL编程] jiaotongdeng

说明：这是一个基于DE2开发板的用VHDL语言开发的模拟交通灯系统-This is based on the DE2 board' s language development using VHDL simulation traffic light system
<DS> 在 2025-06-06 上传 | 大小：4.06mb | 下载：0

[VHDL编程] stopwatch

说明：多功能数字秒表，可以实现系统复位，暂停，等计时功能，经验证正确-stopwatch
<laoziqiniu> 在 2025-06-06 上传 | 大小：259kb | 下载：0

[VHDL编程] trffic

说明：交通灯代码 实现交通灯的 控制交换的模拟功能 -traffic light
<laoziqiniu> 在 2025-06-06 上传 | 大小：25kb | 下载：0

[VHDL编程] Multiple_ATD

说明：基于Mc9s12xs128的多通道AD转换，这是驱动程序，使用时要配合LCD显示转换出来的电压值！-Mc9s12xs128 based multi-channel AD converter, which is the driver, when used with the LCD display to convert out of the voltage!
<DS> 在 2025-06-06 上传 | 大小：419kb | 下载：0

[VHDL编程] armGPRS

说明：Neo_M590 AT指令集_V2.4 GPS-Neo_M590 AT command set _V2.4 information
<杨承益> 在 2025-06-06 上传 | 大小：207kb | 下载：0

[VHDL编程] cnt10

说明：设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲 -Designed with
<黄恋> 在 2025-06-06 上传 | 大小：202kb | 下载：0

[VHDL编程] jishuqi

说明：基于Quartus设计的计数器程序和电路图-Quartus design procedures based on the counter and the circuit
<guaaag> 在 2025-06-06 上传 | 大小：314kb | 下载：0

[VHDL编程] ent_mux

说明：ethernetmux for 34.5 mbps agregate
<payam> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] fpga-jingyan

说明：关于fpga的开发经验之谈，大家可以通过这个更加深入的了解fpga-About the development of the fpga experience，Everybody can get through this more in-depth
<闫世杰> 在 2025-06-06 上传 | 大小：944kb | 下载：0

[VHDL编程] FIFO

说明：采用IP生成的同步FIFO代码资料，希望对大家有帮助！-Synchronous FIFO using IP generated code data, we want to help!
<sun pei> 在 2025-06-06 上传 | 大小：724kb | 下载：0

[VHDL编程] mem_test

说明：ROM存储器的Verilog测试程序，希望对大家有帮助！-ROM memory of the Verilog test program, we want to help!
<sun pei> 在 2025-06-06 上传 | 大小：400kb | 下载：0

[VHDL编程] KeyeLiminateDithering

说明：按键消抖Verilog程序，希望对大家有帮助！-Key debounce Verilog program, we want to help!
<sun pei> 在 2025-06-06 上传 | 大小：413kb | 下载：0