[VHDL编程] FSK

说明：FSK调制的VHDL编码的fpga实现，了解信号的FSK处理方法-FSK modulation fpga implementation of VHDL coding, the FSK signal processing methods to understand
<朱> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] LED_Verilog

说明：This contain the Verilog code for LED in FPGA Spartan 3E kit. All codes are tested and bit file are ready to use.
<gurhans> 在 2025-06-19 上传 | 大小：1.88mb | 下载：0

[VHDL编程] VGA_FPGA

说明：This VHDL code for FPGA Spartan 3E kit. Work good. -This is VHDL code for FPGA Spartan 3E kit. Work good.
<gurhans> 在 2025-06-19 上传 | 大小：1.69mb | 下载：0

[VHDL编程] Digital-signal-

说明：基于VHDL数字信号发送和接收，是VHDL初学者值得参考的程序代码-Based on VHDL digital signal sent and received，Is VHDL is worth reference beginners program code
<王涛> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] DE2-VGA-LED

说明：verilog HDL 语言编写的，FPGA的数码管和VGA的显示。调用时不必修改源码，只需引脚映射对就可以-verilog HDL language, FPGA digital and VGA display. Call without having to modify source code, you can just pin on the map
<> 在 2025-06-19 上传 | 大小：5.53mb | 下载：0

[VHDL编程] VGA_Controller

说明：VGA接口图片显示。可以用在DE2开发板上，可以根据AD芯片修改源代码作移植-VGA interface image display. You can use the DE2 board, you can modify the source code under the AD chips for transplant
<> 在 2025-06-19 上传 | 大小：55kb | 下载：0

[VHDL编程] Manchester_QuartusII

说明：完整的曼彻斯特编解码(采用锁相环技术）_QuartusII工程-A complete QuartusII project for Manchester coding and decoding with phase-locked loop technology
<john> 在 2025-06-19 上传 | 大小：791kb | 下载：0

[VHDL编程] divfreq

说明：除頻器，用於數位電子乙級考試的時候，將主板上4MHZ的訊號進行除頻的硬體描述語言-Div Freq
<koala> 在 2025-06-19 上传 | 大小：49kb | 下载：0

[VHDL编程] frog

说明：实现青蛙跳的verilog程序，熟练使用verilog语言-The frog jumped to realize the verilog program
<赵帅> 在 2025-06-19 上传 | 大小：811kb | 下载：0

[VHDL编程] VHDLchufaqi

说明：针对8位的数据进行除法器的设计及实现，最后经编译通过。-Data for the 8-bit divider design and implementation, and finally by the compiler.
<宋茜> 在 2025-06-19 上传 | 大小：5kb | 下载：0

[VHDL编程] I2C-verilog

说明：说明I2C协议说明及verilog实现读写I2C器件-Verilog descr iption of the I2C protocol instructions and read and write I2C devices to achieve
<frank> 在 2025-06-19 上传 | 大小：2.09mb | 下载：0

[VHDL编程] MYCRC

说明：由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA，因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致，能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项，其表达式为：X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计，对于数据头和数据尾分别由不同的状态来处理。在本模块中，使用了for循环，这会消耗较多的FPGA资源，但
<陈建> 在 2025-06-19 上传 | 大小：4kb | 下载：0