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[VHDL编程] verilogled7
说明:基于epm240的学习文件,这个程序是关于七段数码管的学习程序-Learning based epm240 files, this program is about seven-segment of the learning process<莫然> 在 2025-06-21 上传 | 大小:49kb | 下载:0
[VHDL编程] High-speed-digital-correlator
说明:16位高速数字相关器的VERIOLOG程序,已经编译通过了,可以使用-16-bit high-speed digital correlator VERIOLOG program has been compiled by, you can use<莫然> 在 2025-06-21 上传 | 大小:3kb | 下载:1
[VHDL编程] Multifunction-digital-clock
说明:这是多功能数字钟的Verilog源程序,此程序已经编译通过,可以使用-This is a multi-functional digital clock in Verilog source code, this program has been compiled by, you can use<莫然> 在 2025-06-21 上传 | 大小:482kb | 下载:0
[VHDL编程] Phone-meter
说明:这是电话计费器的Verilog源程序,已经编译通过,可以直接使用-This is a call accounting device Verilog source code, has been compiled by, can be used directly<莫然> 在 2025-06-21 上传 | 大小:16kb | 下载:0
[VHDL编程] Three-state-bidirectional-drive
说明:这是三态双向驱动器的Verilog源程序,已经编译通过,可以直接使用-This is a tri-state bi-directional drive the Verilog source code, has been compiled by, can be used directly<莫然> 在 2025-06-21 上传 | 大小:197kb | 下载:0
[VHDL编程] Long-frame-synchronous-clock
说明:这是长帧同步时钟产生的Verilog源程序,已经编译通过,可以直接使用-This is a long fr a me sync clock generated Verilog source code, has been compiled by, can be used directly<莫然> 在 2025-06-21 上传 | 大小:181kb | 下载:0
[VHDL编程] Variable-mode--counter
说明:这是可变模加减计数器的Verilog源程序,已经编译通过,可以使用-This is the variable mode subtraction counter Verilog source code, has been compiled by, you can use<莫然> 在 2025-06-21 上传 | 大小:204kb | 下载:0
[VHDL编程] ram_verilog
说明:本程序用verilog实现实现了RAM读写功能-This programe describe the properties of reading and writing ram.<lipeng> 在 2025-06-21 上传 | 大小:313kb | 下载:0
[VHDL编程] CISC_16Data_24Addr
说明:CISC (16bit data & 20bit address)<> 在 2025-06-21 上传 | 大小:4.58mb | 下载:0
[VHDL编程] clock-a-stopwatch
说明:基于DE2-70平台,可实现功能: 1、在LCD上显示时间 2、在数码管上显示跑表-DE2-70-based platform, enabling functions: 1、display time on the LCD 2、display stopwatch the digital tube<Robert> 在 2025-06-21 上传 | 大小:2kb | 下载:0