资源列表
[VHDL编程] SystemVerilog-for-Verification
说明：经典的system verilog 教程。英文原版。-system verilog english version ， very useful<james> 在 2025-06-26 上传 | 大小：1.89mb | 下载：0
[VHDL编程] how-to-write-testbench
说明：怎样写testbench ， 仿真， modelsim， system verilog or verilog， 代码风格，行为级代码-how write testbench，do simulation, modelsim, system verilog or verilog , behaveral level code<james> 在 2025-06-26 上传 | 大小：4kb | 下载：0
[VHDL编程] modelsimPdebusssyPnlint
说明：利用debbusy nlint 做代码追踪 代码纠错，verilog ，vhdl ， modelsim vcd 文件， debbusy 查看 vcd文件。-modelsim simulation and save the vcd file。 debbusy use vcd data ，see the waveform。<james> 在 2025-06-26 上传 | 大小：163kb | 下载：0
[VHDL编程] mangxinhao
说明：关于盲信号的一片很好的文章，可供初入门的同学参考。-blind signal<by> 在 2025-06-26 上传 | 大小：227kb | 下载：0
[VHDL编程] FPGA-development
说明：fpga 开发全攻略， 初学者， 了解fpga ， 开发环境-fpga development manual。 starter，verilog<james> 在 2025-06-26 上传 | 大小：8.75mb | 下载：0
[VHDL编程] waveform_gen_latest.tar
说明：This file consists of a design with doc file descr iption to generate sin-cos, sawtooth and square waves. The method used is DDS.<mostafa> 在 2025-06-26 上传 | 大小：557kb | 下载：0
[VHDL编程] UART1-Receive-and-dispatch
说明：这是一个UART1 收发实验程序，调试通过，仅供参考-This is an UART1 to receive and dispatch to test procedure and adjust to try to pass and only provide a reference...<袁先生> 在 2025-06-26 上传 | 大小：51kb | 下载：0
[VHDL编程] ddr_model_c3
说明：DDR仿真模型，采用erilong语言，FPGA开发DDR控制器必备-DDR simulation module verilog<张雪松> 在 2025-06-26 上传 | 大小：9kb | 下载：0
[VHDL编程] fpga_com_intf
说明：一个简单的串口通信程序，verilog, 很容易实现，而且占资源很少-a simple serial interface<lilibang> 在 2025-06-26 上传 | 大小：1kb | 下载：0