[VHDL编程] SDRAM_verilog

说明：此程序是SDRAM串口的实现程序，适合对SDRAM作深入了解的人参考-This program is the realization of SDRAM serial program, suitable for SDRAM to be deeply know reference
<LT> 在 2025-06-20 上传 | 大小：37kb | 下载：0

[VHDL编程] CORDIC_testt

说明：cordic旋转以及testbench，可以作为givens旋转的一个单元使用，有很强的工程价值-cordic and testbench
<雷浩> 在 2025-06-20 上传 | 大小：14.13mb | 下载：0

[VHDL编程] led_test_95t

说明：针对xilinx virtex5芯片的流水灯测试 重点在于差分输入-ledtest virtex5
<雷浩> 在 2025-06-20 上传 | 大小：253kb | 下载：0

[VHDL编程] ep1c12_23_motor

说明：FPGA控制电机程序，以及在12864上显示当前的速度等，并且具有速度分档功能-The FPGA control motor program, and display the current speed on the 12864, and with speed sub-file function
<吴盛旭> 在 2025-06-20 上传 | 大小：777kb | 下载：0

[VHDL编程] phase

说明：2012年江苏省电子设计竞赛，测相位差程序。可分辨相位的超前于滞后，经测试稳定可靠！-Electronic Design Contest in 2012, Jiangsu Province, the phase difference measurement procedures. Distinguished phase ahead of the lag has been tested and is stable and reliable!
<阮志强> 在 2025-06-20 上传 | 大小：3.57mb | 下载：0

[VHDL编程] ov_control

说明：ov7620CMOS控制的verilog代码，用vsync.href,pclk共同控制摄像头同步。在signaltap以验证-The verilog code ov7620CMOS control jointly control the camera using vsync.href, pclk synchronization. In signaltap to verify
<liulu> 在 2025-06-20 上传 | 大小：197kb | 下载：0

[VHDL编程] uart_232

说明：RS232的verilog控制程序，8位数据传输，奇校验，一个停止位，已经过singnaltap验证-RS232 verilog control procedures, the eight data transmission, odd parity, one stop bit, verification has been singnaltap
<liulu> 在 2025-06-20 上传 | 大小：5.06mb | 下载：0

[VHDL编程] SharpSharpSharpodd_divide_frequency

说明：该语言的功能是实现奇数分频，以7分频为例~希望对需要者有用~-The language function is odd division, divided to hope useful for those who need to
<sml> 在 2025-06-20 上传 | 大小：16.39mb | 下载：0

[VHDL编程] RS21

说明：该源代码是RS（31，19）码的编码程序，采用的是VerilogHDL语言，这是个完整的程序，能够直接在ISE软件上运行-The source code is RS (31,19) code coding procedures, the is VerilogHDL language, which is a complete program can be run directly in the ISE software
<qidong> 在 2025-06-20 上传 | 大小：4.53mb | 下载：0

[VHDL编程] RS2

说明：该源代码是RS（31，19）码的完整编译码程序，采用的是VerilogHDL语言，包含了RS码的编码和译码，这蛋疼的东西花费好多时间-The source code is RS (31,19) code complete encoding and decoding procedures, and spend a lot of time using is VerilogHDL language contains the encoding and decoding of RS codes, this
<qidong> 在 2025-06-20 上传 | 大小：4.51mb | 下载：0

[VHDL编程] CDMA-REsult-wave-form

说明：CDMA result waveform
<vaibhav> 在 2025-06-20 上传 | 大小：704kb | 下载：0

[VHDL编程] manchester_verilog

说明：曼彻斯特码生成器（Verilog源代码）,可以在FPGA上进行验证。-Manchester code generator (Verilog source code), and can be verified on a FPGA.
<zsan> 在 2025-06-20 上传 | 大小：10kb | 下载：0