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[VHDL编程] Compare_8_bits
说明:用VERILOG语言实现了8BIT编码器.-Realized using Verilog language 8Bit encoder.<zhuangqi> 在 2025-07-14 上传 | 大小:91kb | 下载:0
[VHDL编程] Decoder_3_8
说明:用VERILOG语言实现了常用3-8译码器.-Verilog language used to achieve a common decoder 3-8.<zhuangqi> 在 2025-07-14 上传 | 大小:76kb | 下载:0
[VHDL编程] Full_Adder
说明:用VERILOG语言实现了全加器,可综合可仿真通过-Verilog language used to achieve the full adder can be integrated to simulation through<zhuangqi> 在 2025-07-14 上传 | 大小:70kb | 下载:0