[VHDL编程] module-display

说明：数码管显示1234，通过调整开关决定数码管显示顺序为1234或4321.-Digital display 1234, by adjusting the switch determines the order of the digital display 1234 or 4321.
<yumiao> 在 2025-06-22 上传 | 大小：3kb | 下载：0

[VHDL编程] Exemple_1_Clock_24

说明：vhdl code for 24 clok with some options hope u will like it vhdl code for 24 clok with some options hope u will like it vhdl code for 24 clok with some options hope u will like it -vhdl code for 24 clok with some options hope u will like it
<bil> 在 2025-06-22 上传 | 大小：2mb | 下载：0

[VHDL编程] Exemple_2_VGA

说明：my vhdl code to intrface with a vga my vhdl code to intrface with a vga my vhdl code to intrface with a vga my vhdl code to intrface with a vga my vhdl code to intrface with a vga-my vhdl code to intrface with a vga my vhdl code to intrface with a vg
<bil> 在 2025-06-22 上传 | 大小：564kb | 下载：0

[VHDL编程] First_test_Blinking_LEDs

说明：my first tuto on de1 bored vhdl code blink leds my first tuto on de1 bored vhdl code blink leds my first tuto on de1 bored vhdl code blink leds -my first tuto on de1 bored vhdl code blink leds my first tuto on de1 bored vhdl code blink leds my first
<bil> 在 2025-06-22 上传 | 大小：528kb | 下载：0

[VHDL编程] ucf-for-ML402

说明：ucf for mml402 and ise design software.-ucf for mml402.
<Edward King> 在 2025-06-22 上传 | 大小：16kb | 下载：0

[VHDL编程] flowing-water-light-code

说明：这是一段基于DE2开发板的流水灯Verilog hdl 代码-This is a based on DE2 development board of flowing water light Verilog HDL code
<sishen> 在 2025-06-22 上传 | 大小：11kb | 下载：0

[VHDL编程] FJ8030_fpga.out

说明：一种关于FPGA系统设计的时钟约束文件，可以直接添加到主模块以减少Unconstraint path-A timing constraints on FPGA system design documents
<sishen> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA3gray

说明：基于FPGA的显示器测试图像生成程序，开发平台基于DE2-115，红绿蓝三通道控制像素点的颜色。-FPGA-based image generation display test program, the development platform is based on DE2-115, red, green and blue color channel control pixel.
<胡亚铭> 在 2025-06-22 上传 | 大小：254kb | 下载：0

[VHDL编程] short_generator

说明：OFDM的短序列verilog语言，802.11a的标准-OFDM short sequence verilog language, 802.11a standard
<彭> 在 2025-06-22 上传 | 大小：2.11mb | 下载：0

[VHDL编程] data_64QAM_map

说明：OFDM的64QAM星座映射，测试通过，但在时钟方面有待改进-64QAM constellation mapping of OFDM, the test passes and the clock to be improving
<彭> 在 2025-06-22 上传 | 大小：506kb | 下载：0

[VHDL编程] Counter8bit

说明：This is an 8 bit Up Counter coded using Verilog HDL. Bus width can be edited to your desired specs.
<Patrick Go> 在 2025-06-22 上传 | 大小：2.53mb | 下载：0

[VHDL编程] Accumulator

说明：An 8-bit Accumulator with an adder module in Verilog HDL. You can change the bus width decoding the adder.
<Patrick Go> 在 2025-06-22 上传 | 大小：6.66mb | 下载：0