资源列表
[VHDL编程] TimeControl
说明：定时控制电路，计数到两分四十八秒停止计数-Timing control circuit, counting the two sub-48 seconds to stop counting<Dustree> 在 2025-06-27 上传 | 大小：208kb | 下载：0
[VHDL编程] 37724082FIFO
说明：基于Verilog HDL的异步FIFO设计与实现-Verilog HDL-based Asynchronous FIFO Design and Implementation<汤奥> 在 2025-06-27 上传 | 大小：3kb | 下载：0
[VHDL编程] VHDLSourceCodeFor5ADConvertersads7818
说明：一个关于adc的vhdl源码 一个关于adc的vhdl源码-Adc on the VHDL source code on the VHDL source adc<rui> 在 2025-06-27 上传 | 大小：3kb | 下载：0
[VHDL编程] VHDLSourceCodeForADConvertersadv7123
说明：vhdl源码for模数转换器之七 vhdl源码for模数转换器之七-VHDL source code for the seven ADC ADC VHDL source code for the seven<rui> 在 2025-06-27 上传 | 大小：3kb | 下载：0
[VHDL编程] VHDLSourceCodeForADConverterak4380
说明：一个adc的vhdl源码之七 一个adc的vhdl源码之七(第一个压缩包含5个)-VHDL source code of a adc 71 adc of the VHDL source of the seven (the first compression contains 5)<rui> 在 2025-06-27 上传 | 大小：5kb | 下载：0
[VHDL编程] VHDLSourceCodeFormax5236
说明：一个max的vhdl源码 一个max的vhdl源码-A max a max of VHDL source code of the VHDL source<rui> 在 2025-06-27 上传 | 大小：3kb | 下载：0
[VHDL编程] Comparison_of_VHDL_Verilog_and_SystemVerilog
说明：Comparison of VHDL Verilog and SystemVerilog<MOMO> 在 2025-06-27 上传 | 大小：58kb | 下载：0
[VHDL编程] verilogCourseware1-13
说明：北京大学微电子系verilog课件教程,对初学者很有帮助的-Department of Microelectronics, Peking University courseware Verilog Tutorial, useful for beginners<石小磊> 在 2025-06-27 上传 | 大小：1mb | 下载：0
[VHDL编程] verilogCourseware14-22
说明：北京大学verilog课件(2),补充上面一个,第14章到第22章内容.-Peking University Verilog Courseware (2), added the top one, Chapter 14 to Chapter 22 of the content.<石小磊> 在 2025-06-27 上传 | 大小：108kb | 下载：0
[VHDL编程] FPGA-based-link-layer-chip-S19202-configuration.ra
说明：FPGA-based link layer chip S19202 configuration<fei> 在 2025-06-27 上传 | 大小：49kb | 下载：0