[VHDL编程] add

说明：The circuit 1 in is a 1-bit binary adder with 3 inputs (A, B and Carry-In) and 2 outputs (Sum and Carry-Out).The circuit 2 depends on circuit 1 which create a VHDL file ADD4 which is a 4-bit binary adder built using ADD1 components.
<jiang nan> 在 2025-06-24 上传 | 大小：3kb | 下载：0

[VHDL编程] sayeh

说明：The SAYEH (Simple Architecture, Yet Enough Hardware) is a processor architecture that has been developed by Navabi in [1] for experimental and teaching purposes. As the name implies it is a “simple” architecture but contains sufficient hardware to ma
<jiang nan> 在 2025-06-24 上传 | 大小：41kb | 下载：0

[VHDL编程] parkingfee

说明：数字系统课程设计-自助停车缴费系统，该程序模拟汽车入库出库，进行计时和计费。-Digital System Design Course- Self-parking payment system, the program simulates a car storage library for timing and billing
<林铭洲> 在 2025-06-24 上传 | 大小：8.14mb | 下载：0

[VHDL编程] CPU

说明：完整仿真CPU功能，包括中断功能，查询功能，加减乘除和逻辑运算等。-Complete CPU emulation functions, including interrupt function, search function, arithmetic and logical operations and so on.
<林铭洲> 在 2025-06-24 上传 | 大小：3.43mb | 下载：0

[VHDL编程] xapp1198

说明：Xilinx V7 FPGA如何利用ARM处理器实现GTX/GTH高速串行接口眼图扫描功能。-Xilinx V7 FPGA how to use the ARM processor GTX/GTH-speed serial interface eye scanning.
<harry> 在 2025-06-24 上传 | 大小：11.56mb | 下载：0

[VHDL编程] Lab10_Part1

说明：Verilog code for Altera Part1 Lab10
<adang> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] v

说明：Synthetisable verilog of compact crypto algorithms: RC4, TEA, XTEA, XXTEA. A faster but, more resource hungry version for RC4 and XXTEA is included.
<zardoz> 在 2025-06-24 上传 | 大小：61kb | 下载：0

[VHDL编程] water

说明：基于FPGA的流水灯设计，可以检验晶振是否正常工作，时钟晶振为48M-Running water light design based on FPGA makes possible the testing of crystals is working correctly, the clock crystals of 48m
<张任> 在 2025-06-24 上传 | 大小：52kb | 下载：0

[VHDL编程] led_water

说明：用VERIlog语言编写的FPGA流水灯程序，已经实现，可以立即使用-VERIlog language FPGA with light water program has been implemented, you can use immediately
<xml> 在 2025-06-24 上传 | 大小：3.05mb | 下载：0

[VHDL编程] tuxingandvhdlsheji

说明：FPGA开发实例之 图形和VHDL混合输入的电路设计。 注：编译时请将文件放在英文目录下面-The FPGA development instance of graphic and VHDL mixed input circuit design. Note: please send files in directories below in English at compile time
<pld> 在 2025-06-24 上传 | 大小：1.22mb | 下载：0

[VHDL编程] 7renbiaojueqi

说明：FPGA开发实例 之 用VHDL设计七人表决器-The FPGA development instance of the design with VHDL voter of seven people
<pld> 在 2025-06-24 上传 | 大小：1.1mb | 下载：0

[VHDL编程] duogongnengshuzizhong

说明：FPGA开发实例 之 多功能数字钟.多功能数字钟应该具有的功能有：显示时－分－秒、整点报时、小时和分钟可调等基本功能。-FPGA development instance of multi-function digital clock. The function of the multi-function digital clock should have are: show- points- second, hour, hour and minute basic function such a
<pld> 在 2025-06-24 上传 | 大小：1.52mb | 下载：0