[VHDL编程] pd

说明：使用线性CCD测量2点之间的距离。FPGA的源代码-CCD FPGA
<qiudongping> 在 2025-06-23 上传 | 大小：2.21mb | 下载：0

[VHDL编程] COM_REV

说明：基于FPGA的串口接收程序,标准通用的串口接收程序-FPGA-based receiver program
<Miss Yin> 在 2025-06-23 上传 | 大小：48kb | 下载：0

[VHDL编程] DDR-SDRAM-Controller

说明：DDR SDRAM控制器verilog代码及中文说明文档-DDR SDRAM Controller Using Virtex-5 FPGA Devices
<马龙> 在 2025-06-23 上传 | 大小：256kb | 下载：0

[VHDL编程] Verilog_study

说明：常用逻辑器件硬件描述合集,Verilog描述已通过编译，可直接嵌入使用-Hardware descr iption collection of common logic devices
<GT> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] ethernet_test

说明：以太网FPGA通信,verilog代码，实现双向通信-Ethernet FPGA communication
<徐辉> 在 2025-06-23 上传 | 大小：2.08mb | 下载：0

[VHDL编程] QD

说明：四路抢答器，主持人复位之前抢答算做犯规，复位之后抢答第一个人有效，其余无效。并且均有组别显示与声音示警。-Four Responder, Responder counted reset before the host foul, the first person to answer in an effective after a reset, the rest is invalid. And have a group show with the sound warning.
<邱宇> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] qdjs

说明：10s倒计时，在复位高电平期间，开始倒计时，有某信号(抢答信号)输入，则恢复到10s并保持，准备下次计时。-10s countdown, at a high level during reset and start the countdown, there is a signal (answer signal) input, then back to the 10s and remains ready for the next timing.
<邱宇> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] ug612

说明：xilinx的时钟约束指导，适合新手学习-xilinx clock constraint guidance documents for novices to learn
<吕攀攀> 在 2025-06-23 上传 | 大小：1.84mb | 下载：0

[VHDL编程] FULL_ADD

说明：编写一位全加器的程序，生成器件后用BLOCK画出bdf图，最终成为四位全加器。此为实验报告，里面包括原理及框图及源程序。-Preparation of a full adder program, after generating device using BLOCK draw bdf map, eventually become four full adders. This is a test report, which includes the principle and block diag
<邱宇> 在 2025-06-23 上传 | 大小：235kb | 下载：0

[VHDL编程] xilinx_license_2015

说明：Vivado Design Suite v2015.4版本license-the license of Vivado Design Suite v2015.4
<ranbowang> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] RS_Encode_Decode

说明：RS(255,223)编解码算法。verilogHDL代码实现，在XILINX的芯片上得到验证。不包含任何IP核，方便移植到任何FPGA芯片。-RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to transplant to any FPGA chip.
<ranbowang> 在 2025-06-23 上传 | 大小：14kb | 下载：0

[VHDL编程] Random_Derandom

说明：通信中加扰/解扰算法。FPGA源代码，verilogHDL语言实现，包含测试程序。-Perturbation/perturbation algorithm. FPGA source code, verilogHDL language implementation, including test procedures.
<ranbowang> 在 2025-06-23 上传 | 大小：4kb | 下载：0