[VHDL编程] about-the-experiment-of-FPGA

说明：FPGA相关实验程序包括点阵、A/D、D/A转换-Related experimental procedures include dot matrix FPGA, A/D, D/A converter
<高应波> 在 2025-06-24 上传 | 大小：5.14mb | 下载：0

[VHDL编程] debounce

说明：按键消抖是fpga学习 乃至编程语言学习的重要之重 我自己用的一个消抖程序真的很棒 希望对你有用 -Key jitter is an important FPGA learning and even programming language learning important to my own use of a shake out process is really great to be useful to you
<Gent Liu> 在 2025-06-24 上传 | 大小：5.95mb | 下载：0

[VHDL编程] VHDL

说明：VHDL的参考手册，具有一定的参考价值，大家可以参考学习下-VHDL reference manual, with some reference value, you can refer to learn under
<> 在 2025-06-24 上传 | 大小：1.05mb | 下载：0

[VHDL编程] delay

说明：PWM整流器的死区延迟的VHDL编程，可以参考一下-VHDL programming PWM Rectifier dead-band delays
<> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 32-bit-carry-look-ahead-adder

说明：This file contains Verilog codes
<Maf> 在 2025-06-24 上传 | 大小：11kb | 下载：0

[VHDL编程] CPU_single-(2)

说明：单周期CPU设计源码，基于Quatus II，亲测可用-Single-cycle CPU design source code, based on Quatus II, pro-test available
<zjy> 在 2025-06-24 上传 | 大小：2.3mb | 下载：0

[VHDL编程] full_adder

说明：用verilog语言编写的全加器模块代码，在ISE软件环境下编译开发，希望对大家有所帮助！-With verilog language full adder module code in ISE software compiler development environment, we want to help!
<黎涛> 在 2025-06-24 上传 | 大小：151kb | 下载：0

[VHDL编程] uart

说明： verilog 编写的FPGA串口报文收发程序，带奇偶校验位，并含有DS18B20温度传感器驱动程序，可以自行设置波特率.-verilog prepared by the FPGA serial transceiver procedures packets with parity, and contains a temperature sensor DS18B20 driver, you can set the baud rate yourself.
<杨杰> 在 2025-06-24 上传 | 大小：2.45mb | 下载：0

[VHDL编程] 7-16

说明：CIC滤波器的VERILOG HDL语言实现，通过QUARTUSII软件编译通过，仿真结果是正确的
<张侨> 在 2025-06-24 上传 | 大小：7kb | 下载：0

[VHDL编程] AES

说明：AES算法部分模块行位移列变换以及主题程序加密解密-AES algorithm transforms part of the module rows and columns relating to the displacement of encryption and decryption program
<秦川> 在 2025-06-24 上传 | 大小：455kb | 下载：0

[VHDL编程] PPPdecoder

说明：decoder in vhdl A decoder is a circuit that changes a code into a set of signals. It is called a decoder because it does the reverse of encoding, but we will begin our study of encoders and decoders with decoders because they are simpler to design.
<reza> 在 2025-06-24 上传 | 大小：1.11mb | 下载：0

[VHDL编程] fadder4

说明：例化语句生成的四位全加器代码，写在word里了，也有MODELSIM测试代码-Four cases of full adder codes generated by the statement, written in the word again, and there MODELSIM test code
<sun> 在 2025-06-24 上传 | 大小：9kb | 下载：0