[VHDL编程] adc.v

说明：this an adc interface verilog code-this is an adc interface verilog code
<chester> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] AD_24bit_Group_25_CYC4

说明：高精度24位ADC时钟配置和数据读取程序，基于Altera cyclone IV EP4CE22F17C6N-High-precision 24-bit ADC clock configuration and data reading program, based on Altera cyclone IV EP4CE22F17C6N
<庆哥哥> 在 2025-06-24 上传 | 大小：7.29mb | 下载：0

[VHDL编程] crcmodule

说明：这是一个FPGA的VHDL 高效CRC校验代码-This is an efficient FPGA-VHDL code for the CRC
<庆哥哥> 在 2025-06-24 上传 | 大小：8kb | 下载：0

[VHDL编程] QD_Tft43

说明：cpld+sram驱动tft 驱动4.3寸480x272分辨率的tft显示屏-Cpld+sram drive TFT drive 4.3 inch 480x272 resolution TFT display
<smz> 在 2025-06-24 上传 | 大小：3kb | 下载：0

[VHDL编程] 10.2LCD_display-04

说明：应用于车载系统娱乐设施，控制图像RGB数据在LCD屏上点屏，包括LCD的点屏时序控制，以及相关的LCD屏配置信息-Used in vehicle system entertainment facilities, control the RGB image data on the LCD screen, including point of LCD screen sequential control, and related LCD configuration information
<wangxiao> 在 2025-06-24 上传 | 大小：12.24mb | 下载：0

[VHDL编程] Sparten6-CODE-_Verilog

说明：基于xilinx 厂商的FPGA硬件的开发源代码，包括UART,SPI,以太网通信-The development of FPGA hardware based on xilinx manufacturers source code, including the UART, SPI, Ethernet communication and so on
<wangxiao> 在 2025-06-24 上传 | 大小：16.33mb | 下载：0

[VHDL编程] mdio

说明：用VIVADO软件编写的，实现以太网芯片88E1510中的mdio控制模块代码，并且含有VIO仿真文件-Written in VIVADO software, the realization of the Ethernet chip 88 e1510 mdio control module of code, and contains the VIO simulation file
<wangxiao> 在 2025-06-24 上传 | 大小：21.43mb | 下载：0

[VHDL编程] iic-BUS

说明：I2C/IIC 总线接口驱动，在Altera的FPGA上跑过，VHDL编写-I2C/IIC bus interface driver, running over the FPGA
<lorry> 在 2025-06-24 上传 | 大小：170kb | 下载：0

[VHDL编程] arm_cache_sort

说明：ARM高速缓存(Cache)Verilog代码-ARM Cache Verilog
<weijie> 在 2025-06-24 上传 | 大小：2.6mb | 下载：0

[VHDL编程] cachecontroller_latest.tar

说明：This project is to develop a direct mapped cache controller for embedded applications. Key Design Features - Direct mapped with configurable address size, line size and number of cache lines - Non Pipelined architecture - No Cache f
<weijie> 在 2025-06-24 上传 | 大小：120kb | 下载：0

[VHDL编程] pci_to_wb_latest.tar

说明：PCI slave to WB master
<weijie> 在 2025-06-24 上传 | 大小：7kb | 下载：0

[VHDL编程] fre(1000hz)

说明：基于FPGA的频率发生器，晶振频率为48MHZ，输出频率为1000Hz，经过示波器检测，实际测得频率999.988HZ，误差在0.0012 -FPGA-based frequency generator, the crystal frequency is 48MHZ, the output frequency of 1000Hz, through the oscilloscope, the actual measured frequency 999.988HZ, error 0.0012
<wy> 在 2025-06-24 上传 | 大小：3.04mb | 下载：0