[VHDL编程] project1

说明：fpga应用开发简单的小工程，供初学者学习-fpga simple little application development projects, for beginners to learn
<mike> 在 2025-06-25 上传 | 大小：868kb | 下载：0

[VHDL编程] project2

说明：关于verilog有限状态机的设计，可以供初学者对有限状态机的设计有初步了解-About verilog finite state machine design, finite state machine for beginners to have a preliminary understanding of the design
<mike> 在 2025-06-25 上传 | 大小：334kb | 下载：0

[VHDL编程] lcd12864

说明：实现对LCD12864的中英文调试，已经验证通过-the LCD12864 TEST IS OK
<宋敏> 在 2025-06-25 上传 | 大小：33.25mb | 下载：0

[VHDL编程] guangshanchi

说明：实现光栅的四分频以及相位的判断和脉冲的计数，实验调试通过-THE TEST IS OK
<宋敏> 在 2025-06-25 上传 | 大小：16.94mb | 下载：0

[VHDL编程] verilogiic1121

说明：fpga通过i2和e2prom通信，调试通过，可以直接拿来用-the test is ok
<宋敏> 在 2025-06-25 上传 | 大小：545kb | 下载：0

[VHDL编程] UART_16750_vhdl

说明：UART串口FPGA源文件，VHDL设计文件，兼容16750-UART FPGA VHDL 16750
<yp> 在 2025-06-25 上传 | 大小：23kb | 下载：0

[VHDL编程] jpb_ise12migration

说明：旋转编码 功能性键盘编码 spi时序发送数据-cycle key code
<李> 在 2025-06-25 上传 | 大小：889kb | 下载：0

[VHDL编程] music

说明：Music demo verilog file
<Raz> 在 2025-06-25 上传 | 大小：2kb | 下载：0

[VHDL编程] VERILOG-Simulation

说明：This VERILOG simulation example shows a 16 bit group ripple adder circuit for FPGA. The netlabel is used to split 16 bit bus to four 4 bit bus and connect them to four 4 bit adder. The result is joined to a 16 bit bus using netlabel. The Simulation c
<Raz> 在 2025-06-25 上传 | 大小：2.57mb | 下载：0

[VHDL编程] 16Bit-Group-Ripple-Adder

说明：Verilog Testbench for 16Bit Group Ripple Adder
<Raz> 在 2025-06-25 上传 | 大小：29kb | 下载：0

[VHDL编程] BCD-Counter

说明：Verilog Module for parity
<Raz> 在 2025-06-25 上传 | 大小：24kb | 下载：0

[VHDL编程] Error-Correcting-For-7bit-Hamming-Code

说明：Verilog Module for a 3 to 8 bit decoder
<Raz> 在 2025-06-25 上传 | 大小：83kb | 下载：0