[VHDL编程] scrambler

说明：Verilog编写的ADC加扰程序（scrambler）里边附有加扰器的说明，实验可以把数据打散，可自行写testbench测试-Verilog prepared by the ADC scrambled program (scrambler) inside with scrambler descr iption, experimental data can be broken up, write their own testbench test
<王红伟> 在 2025-07-20 上传 | 大小：216kb | 下载：0

[VHDL编程] Lab-1

说明：Design and simulate D flip flop with reset button. Objectives Explore Modelsim through a simple circuit design.
<Amr> 在 2025-07-20 上传 | 大小：213kb | 下载：0

[VHDL编程] Lab2

说明：Simple ALU Objectives 1. Explore simple ALU structure. 2. Working with components 3. Working with language templates in ModelSim 4. Making a test bench and simulation using ModelSim
<Amr> 在 2025-07-20 上传 | 大小：607kb | 下载：0

[VHDL编程] Lab3

说明：Sequential binary Message detector Objectives 1. Working with finite state machines. 2. Defining user types in VHDL
<Amr> 在 2025-07-20 上传 | 大小：183kb | 下载：0

[VHDL编程] Lab4

说明：RAM design    Objectives 1. Working with generic units. 2. Working with Arrays 3. Working with integers
<Amr> 在 2025-07-20 上传 | 大小：158kb | 下载：0

[VHDL编程] fir25

说明：用VDHL写的25阶对称FIR滤波器，在塞克隆3FPGA下验证没有问题（AD采样时钟50Mhz，这个对硬件设计有点要求），里面调用官方乘法器API，要节省资源可以采用CSD编码转换乘法器，可以减少一半以上的资源-VDHL written by a 25th order symmetric FIR filter in Seke Long 3FPGA under verify that no problem (AD sampling clock 50Mhz, this design is a bit
<wangjin> 在 2025-07-20 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_csd

说明：vdhl实现FIR，乘法器采用CSD编码，在资源紧张情况下，可省去很多资源-vdhl achieve FIR, multiplier using CSD coding, in the case of resource constraints, can save a lot of resources
<wangjin> 在 2025-07-20 上传 | 大小：3kb | 下载：0

[VHDL编程] uart_test

说明：altra fpga nios 开发uart工程-UART IP and test on nios
<wangxin> 在 2025-07-20 上传 | 大小：13.08mb | 下载：0

[VHDL编程] traffic-light-FPGA

说明：FPGA做的路*通灯的完整实验，得到了全班最高95分，讲解详细，附工程文件，手把手教您-FPGA do traffic lights at the junction of the complete experiment, the class was up to 95 points, explain in detail, with engineering documents
<anbao> 在 2025-07-20 上传 | 大小：2.27mb | 下载：0

[VHDL编程] SingleCycle8bitProcessor

说明：Simple 8-bit Single Cycle Processor in Verilog HDL
<Nobunaga Chipotle> 在 2025-07-20 上传 | 大小：8kb | 下载：0

[VHDL编程] ALU_VERILOG_COCOTB

说明：ALU written in Verilog HDL and tester written in python using the cocotb library
<Nobunaga Chipotle> 在 2025-07-20 上传 | 大小：3kb | 下载：0

[VHDL编程] SystemVerilog_3.1a

说明：system Verilog language reference manual
<彭久涛> 在 2025-07-20 上传 | 大小：2.89mb | 下载：0