[VHDL编程] lcd16x2_ctrl

说明：lcd16*2初始化源码，verilog 可直接引用-lcd16*2 initialization
<钟颖> 在 2025-06-28 上传 | 大小：2kb | 下载：0

[VHDL编程] div84

说明：An 8-Bit Divider using a Procedure
<Prince> 在 2025-06-28 上传 | 大小：1kb | 下载：0

[VHDL编程] m2s050-som-fg484-1a

说明：Microsemi M2SSOM KIT Project
<sanst11> 在 2025-06-28 上传 | 大小：4.36mb | 下载：0

[VHDL编程] CAN-IP

说明：CAN控制器IP核(可直接在Nios II中使用)-CAN controller IP core (Nios II can be used directly in the middle)
<王绍楠> 在 2025-06-28 上传 | 大小：135kb | 下载：0

[VHDL编程] uart

说明：VHDL语言模拟异步串口程序，实测可用，欢迎下载-uart source design by FPGA
<yantl> 在 2025-06-28 上传 | 大小：2kb | 下载：0

[VHDL编程] Extras_Edge_Detection

说明：ALTERA DE1 SOC VHDL SOURCE CODE
<elamara> 在 2025-06-28 上传 | 大小：1.07mb | 下载：0

[VHDL编程] DE2_Media_Computer-sdcard

说明：ALTERA COMPUTER ORGANIZATION VHDL SOURCE FILES
<elamara> 在 2025-06-28 上传 | 大小：1.44mb | 下载：0

[VHDL编程] rsencoder.tar

说明：RS Encoder RTL verilog Code
<richman> 在 2025-06-28 上传 | 大小：4kb | 下载：0

[VHDL编程] ultimate_crc.tar

说明：Ultimate CRC Check RTL Verilog Code
<richman> 在 2025-06-28 上传 | 大小：226kb | 下载：0

[VHDL编程] digital_clock

说明：基于vivado的FPGA数字闹钟的程序，verilog语言编写-Vivado based on the FPGA digital alarm clock procedures, verilog language
<kan> 在 2025-06-28 上传 | 大小：3kb | 下载：0

[VHDL编程] project_fir_test

说明：基于verilog的FIR滤波器设计，使用BASYS３作为开发工具-Verilog based FIR filter design, the use of BASYS3 as a development tool
<kan> 在 2025-06-28 上传 | 大小：37.35mb | 下载：0

[VHDL编程] fft_ex1

说明：基于verilog的FFT设计，使用vivado作为开发平台-Verilog based on the FFT design, the use of vivado as a development platform
<kan> 在 2025-06-28 上传 | 大小：4.37mb | 下载：0