资源列表
[VHDL编程] FPGA-verilog-交通灯
说明:采用verilog编写的代码,用FPGA实现交通灯控制,包含有数码管显示控制,倒计时控制,状态机等,是练习Verilog代码编写的一个很好的实例!<hangman_102@126.com> 在 2010-10-28 上传 | 大小:2142 | 下载:3
[VHDL编程] 增量式光电编码器计数器 Verilog 程序
说明:增量式光电编码器计数器 Verilog 的程序,附源 Verilog 的代码.<xyz543> 在 2011-07-21 上传 | 大小:1120 | 下载:3
[VHDL编程] EtherCAT_IPCore_Xilinl
说明:EtherCAT从站控制器芯片ET1817及其IP_Core应用-EtherCAT Slave Controller IP Core for Xilinx FPGAs<wanwei> 在 2024-05-14 上传 | 大小:3209216 | 下载:3
[VHDL编程] DW_apb_wdt
说明:verilog实现watch dog,可直接用于芯片开发中。-erilog realization watchdog, can be directly used for chip development.<刘精轶> 在 2024-05-14 上传 | 大小:1801216 | 下载:3
[VHDL编程] BT1120编解码时序量产代码
说明:BT1120 模块化代码,共享给大家,需要FPGA 实现BT1120 编码或者解码功能绝对有用,包含编码、解码、仿真文件(BT1120 encode & BT1120 decode & sim)<tianson> 在 2024-05-14 上传 | 大小:4096 | 下载:4
[VHDL编程] 现有16位寄存器。初始值为0
说明:现有16位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位,并且将输入的数据data_in作为寄存器的最低位,寄存器原来的最高位将被丢弃。要求每个周期实时输出该16位寄存器对7求余的余数data_out[20]。(Existing 16 bit register. The initial value is 0. The value of each clock cycle register will shift 1 bit to th<echokiii> 在 2024-05-14 上传 | 大小:457728 | 下载:4
[VHDL编程] 用Verilog做的SD卡控制器(有详细的注释)
说明:SDIO 接口,实现SD卡的控制器功能,带有详细的注释(SDIO Interface,to realize the controller of SD Card,and have detail descr iption.)<一步一步> 在 2024-05-14 上传 | 大小:5120 | 下载:4