[VHDL编程] Virtex_4DCM

说明：基于V4的DCM的动态重配置，可以实现时钟速率的动态切换-V4 DCM-based dynamic reconfiguration can be achieved dynamically switch clock rate
<刘杰> 在 2025-06-20 上传 | 大小：400kb | 下载：2

[VHDL编程] endat

说明：endat 2.2 接口内核，发送命令至编码器或从编码器接收位置值-endat 2.2 interface cores, sending commands to the encoder or received the encoder position values
<陈宇霆> 在 2025-06-20 上传 | 大小：11kb | 下载：2

[VHDL编程] sp605_IBERT_rdf0036_13.3_c

说明：此文件是用所需的时钟缓冲器岁设计示例顶部包装。用户逻辑可以在此包装和岁设计实例化。XILINX官方参考设计。-This file is an example top wrapper for the ibert design with the required clock buffers. User logic can be instantiated in this wrapper along with the ibert design.
<李万泉> 在 2025-06-20 上传 | 大小：1.26mb | 下载：2

[VHDL编程] V2.tar

说明：SDIO slave, written in verilog, does not support SPI mode.
<corgano> 在 2025-06-20 上传 | 大小：9kb | 下载：2

[VHDL编程] CD1_PHOTO_ABLUM_1920

说明：FPGA nios 的摄像头 1920像素程序-FPGA nios cameras 1920 pixels
<叶永斌> 在 2025-06-20 上传 | 大小：3.73mb | 下载：2

[VHDL编程] ALL_6

说明：这是项目总的文件夹，包括原理图，PCB,上位机VC程序，驱动程序，下位机FPGA程序，可做为开发板，LVDS采集开发板，前面上传的5个位五个测试程序，已经验证其正确性，需要的可以参考。-This is the total project folder files, including schematics, PCB, PC VC, the driver, the next crew FPGA program can be used as the development board, LVDS c
<大兵丶将> 在 2025-06-20 上传 | 大小：1.19mb | 下载：2

[VHDL编程] Svpwmm

说明：Verilog HDL 写的SVPWM 算法的实现，使用的是altera 风暴系列的FPGA，占用资源1w+逻辑宏单元-Verilog HDL ，SVPWM
<neme> 在 2025-06-20 上传 | 大小：20.31mb | 下载：2

[VHDL编程] half_band

说明：半带滤波器verilog源代码，主要用于采样率变换系统中，采用乘法积累加器，很好的例子，供大家参考-Half band filter verilog code, mainly for the sampling rate conversion system, use the multiplication accumulation adder, a good example, for your reference
<张俊> 在 2025-06-20 上传 | 大小：1kb | 下载：2

[VHDL编程] SPWM

说明：ALTERA FPGA上采用Verilog语言实现查表法产生三电平SPWM-Produce three-level SPWM by look-up table
<Jim> 在 2025-06-20 上传 | 大小：4.22mb | 下载：2

[VHDL编程] emmc_cmd_interface_module

说明：emmc控制芯片CMD命令线主机接口模块,-emmc control chip CMD command line host interface module
<Elkan> 在 2025-06-20 上传 | 大小：3kb | 下载：2

[VHDL编程] DDR2-verilog

说明：ddr2的Verilog代码，包括时序控制，数据读取，利用verilog编写的ddr2控制器，在spartan6板子上得以验证，成功实现了FPGA与DDR2的通信。-ddr2 of Verilog code, including timing control, data is read using verilog prepared ddr2 controller board on spartan6 be verified, the successful implementation of the
<wei> 在 2025-06-20 上传 | 大小：1.42mb | 下载：2

[VHDL编程] arinc429_transmitter

说明：Simple Arinc-429 transmitter channel descr iption on Verilog HDL with parameterized DATA FIFO.
<scnn86> 在 2025-06-20 上传 | 大小：4kb | 下载：2