[VHDL编程] VHDL

说明：基于VHDL状态机设计的智能交通控制灯VHDL程序-VHDL-based state machine design of intelligent traffic control lights VHDL procedures
<徐翔> 在 2025-06-12 上传 | 大小：279kb | 下载：0

[VHDL编程] xilinxPROM

说明：xinlinx配置手册，希望对大家有用-xinlinx manual configuration, in the hope that useful
<ms> 在 2025-06-12 上传 | 大小：577kb | 下载：0

[VHDL编程] 2006112623122040

说明： 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；  因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；  倒计时计数值输出至二个数码管显示；  程序共设置4个进程： ① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个位和十位计数器，P2产生个位向十位的进位信号； ② P4是状态寄存器，控制状态的转换，并输出6盏交通灯的控制信号 -e
<宋勤> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] ALL

说明：数字显示当前的小时、分钟、秒； 2、可以预置为12小时计时显示和24小时计时显示； 3、一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数； 4、一个功能键，用于切换不同状态：计时、调时、调分、调秒、调小时制式。 -Figures show that the current hours, minutes, seconds 2, can be preset for the 12-hour time display and 2
<宋勤> 在 2025-06-12 上传 | 大小：298kb | 下载：0

[VHDL编程] VHDL-SPI-Module.doc

说明：本spi参数化通讯模块是一个支持SPI串行通信协议从协议的SPI从接口。可通过改变参数设置传输的位数，由外部控制器给定脉冲控制传输。-The parameters of spi communication module is a support SPI serial communication protocol from the agreement from the SPI interface. By changing the parameter settings can be transmit
<> 在 2025-06-12 上传 | 大小：37kb | 下载：0

[VHDL编程] tt

说明：这是一个VHDL硬件描述语言所写的一个程序，希望通过仿真然后再看输出结果！-This is a VHDL hardware descr iption language written by a program, and hopes that the results of simulation and then look at the output!
<zhanhui> 在 2025-06-12 上传 | 大小：18kb | 下载：0

[VHDL编程] Verilog_Coding_for_Logic_Synthesis

说明：可综合的Verilog编码，很不错，学习Verilog必看。不容错过-Can be integrated Verilog coding, very good, a must-see learning Verilog. Not to be missed
<Benson> 在 2025-06-12 上传 | 大小：1.1mb | 下载：0

[VHDL编程] chuanbingvhdl

说明：由于计算机中大部分器件使用的是串行，本程序实现了数字电路中常用的串行输入并行输出的功能。-Because most of the computer using a serial device, the program realization of digital circuits used in serial input parallel output function.
<yifang> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] alu_16

说明：三种16位整数运算器的ALU设计方法，调用库函数74181（4位ALU），组成串行16位运算器。(用74181的正逻辑) B．调用库函数74181和74182，组成提前进位16位运算器。(用74181的正逻辑) 注意：调74181库设计，加进位是“0”有效，减借位是“1”有效，所以最高位进位或借位标志寄存器要统一调整到高有效 C．用always @，case方式描述16位运算器。-Three 16-bit integer arithmetic logic unit of the
<yifang> 在 2025-06-12 上传 | 大小：1kb | 下载：1

[VHDL编程] crcm

说明：crc 校验，vhdl源码，经仿真能正常运行，供大家参考-CRC checksum, vhdl source, the simulation can be normal operation, for your reference
<fangliang> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] rec

说明：利用fpga实现同步串口，经验证无误，供大家参考-Use FPGA to achieve synchronous serial port, experience, certified, for your reference
<fangliang> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] ViterbiDecodeK9R12HardDecision

说明：viterbi 硬判决译码，基本实现了（2，1，9）卷积码的硬判决译码，用modelsim RTL仿真通过-hard-decision viterbi decoding, the basic realization of the (2,1,9) convolutional codes hard decision decoding, using modelsim RTL simulation through
<maojunling> 在 2025-06-12 上传 | 大小：12kb | 下载：0