[VHDL编程] 16bitCLA

说明：基于Verilog HDL的16位超前进位加法器 分为3个功能子模块-Verilog HDL-based 16-bit CLA is divided into three functional sub-modules
<韩伟> 在 2025-06-25 上传 | 大小：7kb | 下载：0

[VHDL编程] 32_hottest_forum_CPLD-FPGA

说明：收集了目前关于FPGA设计的论坛，大家如果有什么疑问，可以到这些论坛上求助。-The collection of the current design of the forum on the FPGA, there is little doubt if the U.S. can go to for help on these forums.
<张芸> 在 2025-06-25 上传 | 大小：13kb | 下载：0

[VHDL编程] sync(shipintongbuxinhao)

说明：基于QuartusII环境下以模块化的形式做成的视频复合同步信号。-QuartusII-based environment to create the form of modular composite video sync signal.
<邵捷> 在 2025-06-25 上传 | 大小：397kb | 下载：0

[VHDL编程] FPGAVHDLd

说明：多功能波形发生器VHDL程序与仿真 URAT VHDL程序与仿真 ASK调制与解调VHDL程序及仿真 LCD控制VHDL程序与仿真-Multi-function waveform generator and simulation of VHDL procedures URAT VHDL simulation procedures and ASK modulation and demodulation procedures and VHDL simulation program LC
<邵捷> 在 2025-06-25 上传 | 大小：222kb | 下载：0

[VHDL编程] FIFO

说明：512×8bid的FIFO 含工程文件，基于QUARTUs-512 × 8bid the FIFO with the project document, based on the QUARTUsII
<邵捷> 在 2025-06-25 上传 | 大小：4kb | 下载：0

[VHDL编程] beep

说明：实现beep发出1234567的音乐声音-beep 123456
<hhy> 在 2025-06-25 上传 | 大小：249kb | 下载：0

[VHDL编程] Verilog_PS2

说明：使用verilog，键盘输入，显示其扫描码在数码管上。-Using verilog, keyboard input, indicating its scanning code on the digital control.
<hhy> 在 2025-06-25 上传 | 大小：490kb | 下载：0

[VHDL编程] vrt

说明：Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。-Variable Reduction Testbench is a MATLAB module that allows the application of several methods for variable reduction based on correlation analysis
<宁宁> 在 2025-06-25 上传 | 大小：135kb | 下载：0

[VHDL编程] waveformGeneratorImplementationVHDLSourcecode

说明：基于可编程逻辑器件实现任意波形发生器VHDL源代码-Programmable logic device based on the arbitrary waveform generator implementation VHDL source code
<sxb> 在 2025-06-25 上传 | 大小：2kb | 下载：0

[VHDL编程] English-quartusii-Guide

说明：quartusii中文指南1设计输入2图表和原理图编辑器3支持的第三方工具-Designed quartusii English guide to one input 2 charts and 3 Schematic Editor supports third-party tools
<liujinhong> 在 2025-06-25 上传 | 大小：825kb | 下载：0

[VHDL编程] FPQ

说明：分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频-Divider vhdl descr iption of the source code at the completion of the CLK clock signal frequency of 2 hours, 4 minutes frequency, frequency of 8 hours, 16 minutes frequency
<LS> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] LEDVHDL

说明：LED控制VHDL程序与仿真，有源程序和仿真图，希望对大家有用-VHDL program LED control and simulation, there is source code and simulation map, useful for all of us hope
<崔> 在 2025-06-25 上传 | 大小：5kb | 下载：0