[VHDL编程] decode

说明：基于VHDL语言的循环码编码器的程序，以一个（15，6）循环码为例-VHDL language based on the cycle of the program code encoder to a (15,6) cyclic code as an example
<张皓> 在 2025-06-25 上传 | 大小：231kb | 下载：0

[VHDL编程] alteralvds

说明：
<liulei> 在 2025-06-25 上传 | 大小：434kb | 下载：0

[VHDL编程] XHDL3Version3·2·37

说明：vhdl语言和verilog语言转换工具 能很容易的实现两种语言的相互转换-verilog language vhdl language and conversion tools can easily achieve the conversion between two languages
<liulei> 在 2025-06-25 上传 | 大小：3.78mb | 下载：0

[VHDL编程] dds

说明：dds算法的fpga实现 altera 根据不同设置，输出不同频率的信号源-dds algorithm to achieve fpga set according to different altera, the output of the signal source at different frequencies
<liulei> 在 2025-06-25 上传 | 大小：1.04mb | 下载：0

[VHDL编程] cordiccos

说明：cordic算法的fpga的实现 采用altera芯片-cordic realization algorithm using fpga chip altera
<liulei> 在 2025-06-25 上传 | 大小：802kb | 下载：0

[VHDL编程] cossin

说明：数字信号源，输出不同频率，相位的正余弦信号，-Digital signal source, the output of different frequency, phase is the cosine signal,
<liulei> 在 2025-06-25 上传 | 大小：1.04mb | 下载：0

[VHDL编程] NiosII_clock

说明：用NiosII实现的数字钟，经过本人测试运行正常，开发环境：QuartusII6.0和NiosII IDE6.0-NiosII achieved with digital clock, after I run the normal tests, development environment: QuartusII6.0 and NiosII IDE6.0
<王磊> 在 2025-06-25 上传 | 大小：370kb | 下载：0

[VHDL编程] 45561564

说明：典型实例10.8 字符LCD接口的设计与实现 软件开发环境：ISE 7.1i 硬件开发环境：红色飓风II代－Xilinx版 1. 本实例控制开发板上面的LCD的显示； 2. 工程在\project文件夹里面 3. 源文件和管脚分配在\rtl文件夹里面 4. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Typical examples of character LCD interface 10.8
<王磊> 在 2025-06-25 上传 | 大小：306kb | 下载：0

[VHDL编程] caideng

说明：彩灯控制器 vhdl语言开发 eda实验-Lantern controller vhdl language test eda
<王雪> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] 4646413214

说明：用32位NiosII处理器实现RS232通信，可以给初学者一个借鉴。-NiosII with 32-bit processors to achieve RS232 communication, can give a reference for beginners.
<王磊> 在 2025-06-25 上传 | 大小：766kb | 下载：0

[VHDL编程] 8832135

说明：一个具有“百分秒，秒，分”计时功能的数字跑表，可以实现一个小时以内的精确至百分之一秒的计时。 数字跑表的显示读者可以通过编写数码管显示程序来实现，本训练只给出数字跑表的实现过程。 读者还可以通过增加小时的计时功能，实现完整的跑表功能。-A " percentage of seconds, seconds, minutes," digital stopwatch timer can be achieved within an hour of precision to th
<王磊> 在 2025-06-25 上传 | 大小：43kb | 下载：0

[VHDL编程] 60seconds

说明：60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。-60 seconds stopwatch design, may be suspended and the sub-count
<刘三平> 在 2025-06-25 上传 | 大小：326kb | 下载：0