资源列表
[VHDL编程] digi_clock
说明:用VERILOG编写的数字电子钟,用数码管进行显示时间-VERILOG prepared with digital electronic clock with a nixie tube display time<黄涛> 在 2025-06-14 上传 | 大小:3kb | 下载:0
[VHDL编程] chuanbingzhuanhuan
说明:这个并串转换代码是依靠同步状态机来实现其控制的。其实并串转换在实际的电路中使用还是比较多的,尤其在通信线路方面的复用和分解方面,原理上就是一个串并转换和并串转换的过程。举个简单的例子,计算机串口发送数据的过程,如果满足发送条件了,其实就是一个并串转换的过程了。好了,废话不说,看代码就是。 -And the string conversion of the code is relying on the synchronization state machine to achieve its c<盛忠良> 在 2025-06-14 上传 | 大小:1kb | 下载:0
[VHDL编程] Altera_060012001
说明:altera公司cpld的原理图库(protel格式)-sch.lib about altera s cpld.<peng> 在 2025-06-14 上传 | 大小:158kb | 下载:0
[VHDL编程] SSC
说明:Implement the 7 segment diplay on spartan 3<spartanjoel> 在 2025-06-14 上传 | 大小:4kb | 下载:0
[VHDL编程] veriloghdlcsdm
说明:用verilog hdl 硬件描述语言写的一个范例程序,led的,扩展性极强,欢迎大家下载使用。-Verilog hdl using hardware descr iption language to write an example of the procedure, led, and highly scalable, welcome to download.<zhangying> 在 2025-06-14 上传 | 大小:1kb | 下载:0
[VHDL编程] pinlvji
说明:频率计VHDL编程。设计一个4位数字显示的十进制频率计,其测量范围为1MHz,测量值通过4个数码管显示以8421BCD码形式输出,可通过开关实现量程控制,量程分10kHz、100kHz、1MHz三档(最大读数分别为9.999kHz、99.99kHz、999.9kHz); 当输入信号的频率大于相应量程时,有溢出显示。 -Cymometer VHDL programming. Design of a 4-digit decimal display frequency, the measure<zhangyi> 在 2025-06-14 上传 | 大小:88kb | 下载:0
[VHDL编程] coeff_rom_0_7
说明:FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation<surya> 在 2025-06-14 上传 | 大小:2kb | 下载:0