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[VHDL编程FPQ

说明:基于FPGA的数控分频器,可以吧一个时钟信号分成不同频率的时钟信号。-FPGA-based digital frequency divider, a clock signal can now be divided into different frequency clock signals.
<> 在 2025-06-24 上传 | 大小:3kb | 下载:0

[VHDL编程sin

说明:基于FPGA的正弦波发生器,可以产生不同频率的正弦波。-FPGA-based sine wave generator, can produce different frequency sine wave.
<> 在 2025-06-24 上传 | 大小:595kb | 下载:0

[VHDL编程Shuma

说明:完整的电子钟程序,包含报时、定时、闹表的功能,其中包含了二十四进制,60进制计数器的设计,和顶层文件-Complete procedures for the electronic bell, including the time, from time to time, to make the function table, which contains 24 hexadecimal, 60 hexadecimal counter design, and top-level document
<李坤鹏> 在 2025-06-24 上传 | 大小:887kb | 下载:0

[VHDL编程rloc

说明:RLOC 属性在vhdl code中的直接描述。xilinx的范例文件-Example files for the applicantion of RLOC in Xilinx device.
<xiang> 在 2025-06-24 上传 | 大小:5kb | 下载:0

[VHDL编程Adder_Verilog

说明:对于Verilog初学者非常实用的代码,帮助了解许多常用的加法器-Very useful for beginners Verilog code to help understand the many commonly used adder
<周士威> 在 2025-06-24 上传 | 大小:2kb | 下载:0

[VHDL编程RS204_188

说明:可以省去开发者编写译码器的时间,高效的译码器给开发者带来便利-Save developers time to prepare decoder, efficient decoder to facilitate developer
<周士威> 在 2025-06-24 上传 | 大小:14kb | 下载:0

[VHDL编程Multiple

说明:高效的乘法器设计,既节约面积,又提高性能,同时减少开发周期-Efficient multiplier design, both to save space and improve performance while reducing the development cycle
<周士威> 在 2025-06-24 上传 | 大小:2kb | 下载:0

[VHDL编程VHDL-FPGA-xilinx-altera-frily

说明:VHDL的经典经验。相当的不错,一个多年开发FPGA的工程师自己的记录,适用于ALTERA,XILINX,LATTICE等FPGA的开发。希望对大家有用。-VHDL-xilinx-fpga-altera VHDL-xilinx-fpga-altera VHDL-xilinx-fpga-altera VHDL-xilinx-fpga-altera VHDL-xilinx-fpga-altera
<何思涵> 在 2025-06-24 上传 | 大小:3.73mb | 下载:1

[VHDL编程GF_Multipe

说明:加德罗域乘法器提供了一种新型的乘法器设计模式-Multiplier加德罗domain to provide a new design of the multiplier model
<周士威> 在 2025-06-24 上传 | 大小:2kb | 下载:0

[VHDL编程music

说明:通过一个晶振信号的输入,经过分频和音高的编程,实现输出音乐。用外置的蜂鸣器经行发音。-Through a crystal input signal, the frequency and pitch programming to achieve the output of music. After the buzzer with external line pronunciation.
<yuexiangrui> 在 2025-06-24 上传 | 大小:1kb | 下载:0

[VHDL编程PROJ

说明:1、本实验模拟正弦函数发生器 2、使用逻辑分析仪查看波形 3、/proj/simulation目录中可以在modelsim中仿真-1, this experiment simulated sine function generator 2, using the logic analyzer to view waveform 3,/proj/simulation directory of simulation in modelsim
<杨丽杰> 在 2025-06-24 上传 | 大小:1.1mb | 下载:0

[VHDL编程led_key

说明:quartus下的按键控制led的工程文件-quartus button under the control of engineering documents led
<> 在 2025-06-24 上传 | 大小:180kb | 下载:0
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