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[VHDL编程] veriloghdl
说明:Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。-Verilog HDL is a hardware descr iption language, used from the algorithm level, gate-level to switch level design of a variety of<盛杰> 在 2025-06-09 上传 | 大小:3.97mb | 下载:0
[VHDL编程] TSE_MAC_standalone_rar
说明:MAC层接口标准 verylog HDL 语言-MAC layer interface standard using verylog HDL language<zhouli> 在 2025-06-09 上传 | 大小:1.17mb | 下载:0
[VHDL编程] XAUI-Hspice[1]
说明:10G 附属单元接口 ( standard for XGMII) 的实现-10G Attachment Unit Interface realized by hspice<zhouli> 在 2025-06-09 上传 | 大小:1.15mb | 下载:0
[VHDL编程] VerilogHDL(1-7)
说明:verliog程序的教程和一些实例方便学习-verliog program tutorials and examples to facilitate learning<Grazy-Wolf~.~> 在 2025-06-09 上传 | 大小:1.38mb | 下载:0
[VHDL编程] VerilogHDL(8-10)
说明:verliog程序的教程和一些实例方便学习-verliog program tutorials and examples to facilitate learning<Grazy-Wolf~.~> 在 2025-06-09 上传 | 大小:1.17mb | 下载:0
[VHDL编程] VerilogHDL(11-13)
说明:verliog程序的教程和一些实例方便学习-verliog program tutorials and examples to facilitate learning<Grazy-Wolf~.~> 在 2025-06-09 上传 | 大小:1.42mb | 下载:0