[VHDL编程] Kaifang

说明：利用ISE编写的实现开方功能的verilog程序，利用了CORDICIP核，可以完成开方功能-Prepared using ISE verilog program to achieve prescribing functions, using the CORDICIP nuclear, prescribing functions to be completed
<蜡笔> 在 2025-06-09 上传 | 大小：412kb | 下载：0

[VHDL编程] d-flip

说明：同步复位的D 触发器，该触发器有一个数据输入端D，时钟输入端CLK，清 零输入端CLR，数据输出端Q。CLR为1时，触发器复位-Synchronous reset D flip-flop, the flip-flop has a data input D, the clock input CLK, clear input CLR, the data output Q. CLR 1, the trigger reset
<wangminpeng> 在 2025-06-09 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDL

说明：VHDL语言程序设计及应用的源代码。包括2-12章的内容。内有一个应用实例：数字密码引爆器的设计。-VHDL language and application programming source code. Including the contents of Chapter 2-12. There are a practical example: the design of digital code detonator.
<deng wensi> 在 2025-06-09 上传 | 大小：62kb | 下载：0

[VHDL编程] traffic_light

说明：交通灯的实现，南北和东西行车，有通车剩余时间。有仿真图-Implementation of traffic lights, north-south and east-west road, there is the opening of the remaining time. A simulation map
<deng wensi> 在 2025-06-09 上传 | 大小：188kb | 下载：0

[VHDL编程] clock

说明：数字钟VHDL源程序，有仿真图，源代码-VHDL digital clock source, there are simulation plans, source code, etc.
<deng wensi> 在 2025-06-09 上传 | 大小：1.28mb | 下载：0

[VHDL编程] sin_generator

说明：Sin Generator. 16 points on period.
<Evgeny> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] reed_solomon_decoder_latest.tar

说明：reed solomon (204,188). in verilog.
<Evgeny> 在 2025-06-09 上传 | 大小：175kb | 下载：0

[VHDL编程] rs_dec_enc_latest.tar

说明：Reed-Solomon (255,251). in VHDL.
<Evgeny> 在 2025-06-09 上传 | 大小：90kb | 下载：0

[VHDL编程] my_reg

说明：D触发器，Verilog实现，配有实验说明文档。-D flip-flop, Verilog implementation, with experimental documentation.
<姚成富> 在 2025-06-09 上传 | 大小：847kb | 下载：0

[VHDL编程] my_xnor

说明：同或门，Verilog实现，配有实验说明文档。-With or door, Verilog implementation, with experimental documentation.
<姚成富> 在 2025-06-09 上传 | 大小：871kb | 下载：0

[VHDL编程] my_xor

说明：异或门，Verilog实现，包含实验说明文档。-XOR gate, Verilog implementation, including test documentation.
<姚成富> 在 2025-06-09 上传 | 大小：873kb | 下载：0

[VHDL编程] shift_reg

说明：移位寄存器，Verilog实现，有实验说明文档。-Shift register, Verilog implementation, there is experimental documentation.
<姚成富> 在 2025-06-09 上传 | 大小：1.23mb | 下载：0