资源列表
[VHDL编程] verilog_Divide
说明:这是我下的一个用verilog实现的除法代码-This is the one I use to achieve the verilog code division<> 在 2025-06-09 上传 | 大小:7kb | 下载:0
[VHDL编程] SDRAM_HY57V6416ET
说明:现代的4bank*1M*16bit的SDRAM(HY57V6416ET)的VHDL行为仿真程序-modern 4bank 1M** 16bit of SDRAM (HY57V6416ET) VHDL simulation program acts<王森> 在 2025-06-09 上传 | 大小:14kb | 下载:0
[VHDL编程] maxII16_cpu
说明:maxII16_cpu,altera的maxII系列的16位cpu-maxII16_cpu, altera the maxII series of 16 cpu<lrt> 在 2025-06-09 上传 | 大小:215kb | 下载:0
[VHDL编程] programing_voltage_current_resources
说明:实现电压\电流的分别输出,可通过按键选择输出通道.-voltage \ output current, respectively, through the output channel selection buttons.<江方洪> 在 2025-06-09 上传 | 大小:1kb | 下载:0
[VHDL编程] cf_fft_2048v
说明:基于FPGA的2048点FFT的verilog实现的源代码。-FPGA-based 2048-point FFT verilog the source code.<elber> 在 2025-06-09 上传 | 大小:26kb | 下载:0
[VHDL编程] szzsj
说明:本文设计的数字钟具有以下特点: 1、具有时、分、秒计数显示功能,以二十四小时循环计时。 2、具有清零,调节小时,分钟的功能。 3、具有整点报时同时LED灯花样显示的功能。 -This paper describes the design of digital clock with the following characteristics : 1, with time, minutes and seconds count display function, to the 24-h<cheng> 在 2025-06-09 上传 | 大小:12kb | 下载:0
[VHDL编程] mnxhjc
说明:本实验用DA转换+比较器的方法对外界模拟信号进行检测,同时这种联合装置加上CPLD可以代替低频AD转换器的功能。-this experiment+ DA conversion method of comparison to the outside world analog signal detection, while such joint CPLD devices can be replaced with low-frequency AD converter functions.<cheng> 在 2025-06-09 上传 | 大小:9kb | 下载:0