[VHDL编程] FPGA_LECTURE(PDF)9

说明：北京理工大学FPGA讲义,pdf格式，初学者必备-Beijing Institute of Technology—-fpga-lecture
<小单> 在 2025-06-13 上传 | 大小：6.38mb | 下载：0

[VHDL编程] SDRAM-Verilog-HDL

说明：SDRAM控制器Verilog HDL-source-code.rar-SDRAM-controller-Verilog HDL-source-code.rar
<小单> 在 2025-06-13 上传 | 大小：703kb | 下载：0

[VHDL编程] Experimental-examples

说明：实验例子，讲解了一个关于VHDL的几个例子，如led，clock和背光等驱动程序。-Experimental examples to explain a few examples on VHDL, such as led, clock and backlight and other drivers.
<shenwenwu> 在 2025-06-13 上传 | 大小：332kb | 下载：0

[VHDL编程] base-on-FPGA-embeded-system-design

说明：摘 要： 可编程片上系统设计是一个崭新的、富有生机的嵌入式系统设计技术研究方向。本文在阐述可编程逻辑器件特点及其发展趋势的基础上，探讨了智力产权复用理念、基于嵌入式处理器内核和xilinx FPGA的SOPC软硬件设计技术，引入了基于英特网可重构逻辑概念并提出了设计实现方法，为基于FPGA的嵌入式系统设计提供了广阔的思路。-Abstract: Programmable System on Chip design is a new and vibrant direction of embedded
<李立> 在 2025-06-13 上传 | 大小：65kb | 下载：0

[VHDL编程] decode

说明：38译码器74ls13838译码器74ls138-Decoder 38 decoder 74ls13838 74ls138
<龚晓研> 在 2025-06-13 上传 | 大小：1kb | 下载：0

[VHDL编程] CYCLONEIIEP2C35

说明：DE2开发板的原理图，TERASIC CYCLONE II EP2C35 Development & Education BOARD-DE2 development board schematics, TERASIC CYCLONE II EP2C35 Development & Education BOARD
<宋航> 在 2025-06-13 上传 | 大小：356kb | 下载：0

[VHDL编程] mycpri

说明：CPRI：采用数字的方式来传输基带信号,其数字接口有两种，标准的CPRI和OBSAI接口。CPRI(The Common Public Radio Interface)定义了基站数据处理控制单元REC(Radio Equipment Control)与基站收发单元RE(Radio Equipment)之间的接口关系，它的数据结构可以直接用于直放站的数据进行远端传输,成为基站的一种拉远系统。-CPRI IP core xilinx examples
<daidaohan> 在 2025-06-13 上传 | 大小：1.33mb | 下载：0

[VHDL编程] PSK_VHDL

说明：DPSK调制程序，包括源代码，注释，非常好用-DPSK modulation procedures, including source code, comments, very useful
<李梦> 在 2025-06-13 上传 | 大小：71kb | 下载：0

[VHDL编程] signal-generator

说明：基于FPGA的多功能信号发生器，可以更改频率，波形，占空比-FPGA-based multi-function signal generator, can change the frequency, waveform, duty cycle
<陈杰> 在 2025-06-13 上传 | 大小：5.13mb | 下载：0

[VHDL编程] ddsb

说明：DDS波形发生器，通过改变频率控制字来改变输出波形的频率。波形的数据实现存在ROM表中，通过时钟触发来读取。-DDS waveform generator, by changing the frequency control word to change the frequency of the output waveform. The data waveform ROM table to achieve there, triggered by the clock to read.
<陈杰> 在 2025-06-13 上传 | 大小：728kb | 下载：0

[VHDL编程] cpu

说明：5 stage pipeline CPU, verilog HDL code-5 stage pipeline CPU
<dylan> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] mux

说明：mux选通，每两个输入，通过选择输出其中一个信号-gated mux, each of the two inputs, one output signal by selecting
<dylan> 在 2025-06-13 上传 | 大小：1kb | 下载：0