[VHDL编程] vcs-fang-zheng-2

说明：VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式 使用的步骤和modelsim类似,都要先做编译,在调用仿真.-VCS-verilog compiled simulator is synopsys company' s products. The simulation very fast, and supports multiple call mode use similar steps and models
<liyucai> 在 2025-12-23 上传 | 大小：175kb | 下载：0

[VHDL编程] rt

说明：用Verilog编写的串口收发程序，通过参数调整，就可以设定/更改波特率，收发数据长度，已调试。-Serial transceivers with Verilog program, prepared by adjusting parameters, you can set/change the baud rate, send and receive data length, is debugging.
<大海> 在 2025-12-23 上传 | 大小：392kb | 下载：0

[VHDL编程] AD8484

说明：TI芯片AD8484的驱动时序，完成信号的自动连续采样。-TI chip AD8484 driver timing to complete the signal automatic continuous sampling.
<大海> 在 2025-12-23 上传 | 大小：272kb | 下载：0

[VHDL编程] poc

说明：The purpose of this project is to design and simulate a parallel output controller (POC) which acts an interface between system bus and printer. The Altera’s Maxplus II EDA tool is recommended and provided for simulation.
<程梦飞> 在 2025-12-23 上传 | 大小：417kb | 下载：0

[VHDL编程] code_lock

说明：用verilog语言设置一个简易密码锁，当顺序输入137966时，密码正确，led灯亮。 -Verilog language setting with a simple lock, when the order of input 137966, the password is correct, led lights.
<刘俊斌> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] lift_control

说明：用verilog语言编写的一个100层电梯控制系统。-Verilog language with a 100 floor elevator control system.
<刘俊斌> 在 2025-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] clock

说明：用verilog语言编写的一个电子钟。能够显示时分秒，具有清零，设置时间的功能。-Verilog language with an electronic clock. Can display minutes and seconds, with a clear, set the time function.
<刘俊斌> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] vga

说明：vga显示代码，能够实现彩色条纹显示。还有一个小球弹动的显示。-vga display code can be displayed in color stripes. There is also a bouncing ball display.
<刘俊斌> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-Waveform-source

说明： I/V转换波形输出,可生成三角波、锯齿波、方波、和正弦波等常用波形。-I/V converter output waveforms can be generated triangle wave, sawtooth wave, square wave, and other commonly used sine wave.
<obu> 在 2025-12-23 上传 | 大小：2kb | 下载：0

[VHDL编程] fir_pipeline_lms

说明：verilog语言编写LMS（最小均方误差）自适应滤波器。-verilog language LMS (least mean square error) adaptive filter.
<刘俊斌> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_lms

说明：verilog语言编写LMS（最小均方误差）自适应滤波器。-verilog language LMS (least mean square error) adaptive filter.
<刘俊斌> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] SPI

说明：对SPI协议的RTL实现，相当典型的一个例子。包括时钟分频，移位逻辑等等。-the verilog for spi
<刘明> 在 2025-12-23 上传 | 大小：584kb | 下载：0