[VHDL编程] hm

说明：汉明编码和解码的硬件描述语言（verilog），其被编解码的数据为M序列。 建议运行软件为Quartus.-failed to translate
<> 在 2025-12-23 上传 | 大小：305kb | 下载：0

[VHDL编程] Digital-frequency

说明：数字频率计，可用来测试和输出相应频率。使用C51单片机和FPGA实现。-Digital frequency meter, used to test and output the corresponding frequency. With C51 MCU and FPGA.
<> 在 2025-12-23 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL-cewen

说明：基于FPGA的DS18B20温度测量逻辑模块设计-FPGA-based logic module design DS18B20 temperature measurement
<肖启剑> 在 2025-12-23 上传 | 大小：720kb | 下载：0

[VHDL编程] DDA

说明：是用 vhdl 来实现数控中的数字积分法插补-Vhdl to the NC is the number of points in the interpolation method
<田浩> 在 2025-12-23 上传 | 大小：648kb | 下载：0

[VHDL编程] LIU

说明：dda 插补法中 由vhdl 语言来实现-dda interpolation achieved by the vhdl language
<田浩> 在 2025-12-23 上传 | 大小：1.13mb | 下载：0

[VHDL编程] liushuideng

说明：本程序是用VHDL编写的一个流水灯程序，虽然简单，但对于初学者一定很有帮助。-The program is written in a flowing light VHDL program, although simple, but certainly very helpful for beginners.
<赵城> 在 2025-12-23 上传 | 大小：240kb | 下载：0

[VHDL编程] 1000hz

说明：产生相应的标准的上升沿触发信号，并且有2倍频功能-The rising edge of the corresponding standard generated trigger signal, and features a 2 octave
<不是人> 在 2025-12-23 上传 | 大小：2kb | 下载：0

[VHDL编程] LEDdecode

说明：由verilog相应的LED显示的七段码的相应的译码模块-By the corresponding verilog seven segment LED displays the corresponding code decoding module
<不是人> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：FPGA基于串口指令的多电机闭环调速系统-FPGA based multi-port instruction Motor Closed Loop System
<ace> 在 2025-12-23 上传 | 大小：2.04mb | 下载：0

[VHDL编程] MAC

说明：基于FPGA的mac子层协议Verilog源代码-FPGA-based mac Verilog source code sub-layer protocol
<田野> 在 2025-12-23 上传 | 大小：121kb | 下载：0

[VHDL编程] cpu

说明：用Verilog语言编写的单周期cpu，实现的指令有 add,addu,addi,addiu,sub,subu,clo,clz,xori,nor,slt,slti,sltu,sltiu,blez,j.-Verilog languages ??with single-cycle cpu, implementation instructions are add, addu, addi, addiu, sub, subu, clo, clz, xori, nor, slt, slti, sltu,
<yejunjian> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] complement_adder

说明：十六位补码加法器，输入为两个16位补码，输出和为17位补码，不虚溢出标志。-Sixteen complement adder, the input to complement the two 16-bit, output, and for the 17 complement, not virtual overflow flag.
<JTEven> 在 2025-12-23 上传 | 大小：206kb | 下载：0