[VHDL编程] shape

说明：实现梯形滤波，对于输入为指数函数的类型。希望能够对你有帮助-tixing filter。hoping it will do help to you.
<王玉伟> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Desktop

说明：用MATLAB产生FFT的变化 以最简单的方式实现-FFT using MATLAB changes produced in the most simple way to achieve
<崔专家> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] vspi_for

说明：用VERILOG编写的SPI通信源码，很好很齐全，可以很容易地修改到自己的产品上-SPI communication with the VERILOG source code written in, nice and complete, you can easily modify to their own products
<顾善昉> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] test_mac_loopback

说明：用来测试MAC地址回环的VERILOG程序，可以继续完善它-Loop used to test the MAC address of the VERILOG program, you can continue to improve it
<顾善昉> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Guagle_wave

说明：这是一个波形文件产生软件 用于产生FPGA 所设计ROM的初始化波形文件memory initialization file-This is a waveform file generated by the design of the software used to generate FPGA initialization of ROM memory initialization file waveform file
<刀刀> 在 2025-06-09 上传 | 大小：211kb | 下载：0

[VHDL编程] RC

说明：使用multisim仿真程序编写的RC消除噪声电路的仿真图-Multisim simulation program written using the RC circuit simulation to eliminate the noise figure
<朱世翔> 在 2025-06-09 上传 | 大小：58kb | 下载：0

[VHDL编程] fifo

说明：FIFO 是一种先进先出数据缓存器，这是一个同步FIFO的VHDL源程序，将FIFO分成几个模块进行设计，最后用顶层文件进行模块化设计。-FIFO is a FIFO buffer, which is a synchronous FIFO in VHDL source code, will be divided into several modules FIFO design, top-level files Finally, the modular design.
<刀刀> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] uart

说明：串行异步收发接口，简称UART，是一种广泛应用的串行传输接口。这是用vhdl实现的程序，将UART分成相应的几个模块，并用顶层文件进行模块化设计。-Send and receive asynchronous serial interface, referred to as the UART, is a widely used serial transmission interface. This is achieved using vhdl procedure to the appropriat
<刀刀> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] dds

说明：dds波形发生器 三角波 正弦波-dds gener
<zhou > 在 2025-06-09 上传 | 大小：3.66mb | 下载：0

[VHDL编程] VHDL--Hardware-Language

说明：介绍Vhdl语言，从入门到精通,手把手教您学VHDL语言，你会发现使用它上手很容易。-Teach you how to learn VHDL by hand and hand.You will find it esay to learn VHDL using the book.
<程文> 在 2025-06-09 上传 | 大小：7.66mb | 下载：0

[VHDL编程] lab1

说明：xilinx官网edk实验，lab1，用nexys 2 板实验源代码-xilinx edk official website experiments, lab1, with nexys 2 plate test source code
<youzhiliu> 在 2025-06-09 上传 | 大小：4.51mb | 下载：0

[VHDL编程] lab2

说明：xilinx官网edk实验，lab2，用nexys 2 板实验源代码-xilinx edk official website experiments, lab2, with nexys 2 plate test source code
<youzhiliu> 在 2025-06-09 上传 | 大小：4.9mb | 下载：0