[VHDL编程] Manchester_QuartusII

说明：完整的曼彻斯特编解码(采用锁相环技术）_QuartusII工程-A complete QuartusII project for Manchester coding and decoding with phase-locked loop technology
<john> 在 2025-06-18 上传 | 大小：791kb | 下载：0

[VHDL编程] divfreq

说明：除頻器，用於數位電子乙級考試的時候，將主板上4MHZ的訊號進行除頻的硬體描述語言-Div Freq
<koala> 在 2025-06-18 上传 | 大小：49kb | 下载：0

[VHDL编程] frog

说明：实现青蛙跳的verilog程序，熟练使用verilog语言-The frog jumped to realize the verilog program
<赵帅> 在 2025-06-18 上传 | 大小：811kb | 下载：0

[VHDL编程] VHDLchufaqi

说明：针对8位的数据进行除法器的设计及实现，最后经编译通过。-Data for the 8-bit divider design and implementation, and finally by the compiler.
<宋茜> 在 2025-06-18 上传 | 大小：5kb | 下载：0

[VHDL编程] I2C-verilog

说明：说明I2C协议说明及verilog实现读写I2C器件-Verilog descr iption of the I2C protocol instructions and read and write I2C devices to achieve
<frank> 在 2025-06-18 上传 | 大小：2.09mb | 下载：0

[VHDL编程] MYCRC

说明：由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA，因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致，能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项，其表达式为：X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计，对于数据头和数据尾分别由不同的状态来处理。在本模块中，使用了for循环，这会消耗较多的FPGA资源，但
<陈建> 在 2025-06-18 上传 | 大小：4kb | 下载：0

[VHDL编程] 1

说明：preproc code in vhdl
<prashant ingale> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] BCD2LED

说明：bcd to led decoder file-bcd to led decoder file..
<praveenkumardr> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd1602

说明：1602液晶显示控制 verilog程序 -1602 LCD Control verilog
<jordan> 在 2025-06-18 上传 | 大小：1.5mb | 下载：0

[VHDL编程] FPGA_UART

说明：用Verilog语言实现的FPGA UART独立收发模块 思路简单，代码简洁。在Lattice LFE3EA VERSA开发板上验证通过,编译器Lattice Diamond. 功能：串口收到数据后立即回传，此后每一秒串口数据+1再发送。-Using Verilog language independent of FPGA UART transceiver idea is simple, concise code. Development board in Lattice LFE3EA
<朱强光> 在 2025-06-18 上传 | 大小：3kb | 下载：0

[VHDL编程] mean

说明：3x3 Average filter in VHDL
<Gimutsh> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：EDA用maxplus2开发设计的简易数字钟，适合初学者，vhdL语言-EDA maxplus2 in development and design of simple digital clock, is suitable for beginners, vhdL language
<zzz> 在 2025-06-18 上传 | 大小：383kb | 下载：0