[VHDL编程] cnt24

说明：24进制的VHDL程序，适合EDA初学者使用的基础实验-24 into the system, suitable for beginners program VHDL EDA of fundamental experiment using
<zzz> 在 2025-06-18 上传 | 大小：92kb | 下载：0

[VHDL编程] MAX-PLUS2-instructions

说明：对初学者非常有用的eda软件教程MAX PLUS2使用，迅速上手-For beginners very useful eda software tutorial MAX PLUS2 use, quickly handcuffed
<zzz> 在 2025-06-18 上传 | 大小：930kb | 下载：0

[VHDL编程] 1602lcd

说明：veriog HDL语言实现LCD1602显示-This program can drive the LCD1602 with verilog HDL language
<> 在 2025-06-18 上传 | 大小：625kb | 下载：0

[VHDL编程] ledverilog

说明：通过AS，JTAG通信，基本掌握FPGA的程序烧写构成。-By AS, JTAG communication, basic grasp of programming the FPGA application form.
<周长明> 在 2025-06-18 上传 | 大小：209kb | 下载：0

[VHDL编程] FPGA

说明：组合逻辑电路设计（编码器、译码器），时序电路设计（增计数器），图形设计输入实验 七人表决器设计-Combinational logic circuit (encoder, decoder), sequential circuit design (by counter), graphic design input experimental design of seven voting
<zi> 在 2025-06-18 上传 | 大小：174kb | 下载：0

[VHDL编程] ai32-RTL

说明：verilog code analog output board
<Praveen> 在 2025-06-18 上传 | 大小：698kb | 下载：0

[VHDL编程] manchester

说明：源码包含三个模块，数据发送模块是读取FIFO中的数据后，将并行数据转换为串行，同时对串行数据进行曼彻斯特编码输出。数据接收模块是对接收的数据进行曼彻斯特解码。FIFO控制器模块将接收的串行数据转换为并行，并存储。 曼彻斯特解码部分本文采用了过采样技术，使用了一个8倍时钟进行采样。每一个数据周期采样8次，每四次采样确定一个状态，如果采样到三次及以上高电平则认为是高状态，否则认为是低状态。状态由高到底则是数据0，由低到高则是状态1。-Source consists of three module
<陈建> 在 2025-06-18 上传 | 大小：4kb | 下载：0

[VHDL编程] db

说明：fulladder made by me I hope it works, the only thing I need from your database is the V74160.rar, the vhdl code for the 4 bit bcd counter with asynchronious reset.. please help me thank you
<sarro> 在 2025-06-18 上传 | 大小：517kb | 下载：0

[VHDL编程] deccount2.5

说明：2.5分频器设计,用VHDL编写-2.5 divider design using VHDL
<wangchenlin2000> 在 2025-06-18 上传 | 大小：39kb | 下载：0

[VHDL编程] deccount3

说明：本程序是利用VHDL语言实现3分频器的设计，该程序可以扩展-The program is 3 divider using VHDL language design
<wangchenlin2000> 在 2025-06-18 上传 | 大小：171kb | 下载：0

[VHDL编程] a_vhdl_can_controller_latest[1].tar

说明：can总线控制器，采用VHDL语言实现实现-code of the can controller in vhdl language
<chenliang> 在 2025-06-18 上传 | 大小：40kb | 下载：0

[VHDL编程] uart2bus

说明：uart接口到内部总线的IP核，采用VDHL和VERILOG语言编写。-UART interface to Bus IP Core in VHDL and verilog languages
<chenliang> 在 2025-06-18 上传 | 大小：39kb | 下载：0