[VHDL编程] 7segment-display-VHDL

说明：使用的NEXYS2原型设计电路板的7段编码器模拟-using the NEXYS 2 prototyping board Simulate the 7-segment encoder
<Li Chen> 在 2025-06-23 上传 | 大小：166kb | 下载：0

[VHDL编程] adc0804

说明：从ADC0804 的通道IN+输入0~5V 之间的模拟量，通过ADC0804 转换成数字量在数码管上以十进制形成显示出来。-From the ADC0804' s channel IN+ analog input between 0 ~ 5V through ADC0804 conversion to digital, digital tube to decimal form is displayed.
<李庆龙> 在 2025-06-23 上传 | 大小：413kb | 下载：0

[VHDL编程] data_gen

说明：产生随机的prbs序列。用于receiver的测试。误码率的测试等待-Generates random prbs sequence. For receiver testing. BER test wait
<lexie> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] prbs

说明：verilog 格式的prbs数据。可以用于对发射机和接收机的误码率的测试-verilog format prbs data. Can be used for the testing of the transmitter and receiver BER
<lexie> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Altera-FPGA-TimeQuest

说明：在Altera的FPGA中实现高速Link口的时序约束方法-The timing constraints Methods in Altera' s FPGA to achieve high-speed Link port
<zhouwei> 在 2025-06-23 上传 | 大小：464kb | 下载：0

[VHDL编程] SPI_fpga_w_r_sigle

说明：verilog fpga spi slave 收发测试 有简单的协议 modelsim仿真通过 -simple protocol modelsim verilog fpga spi slave transceiver test simulation by
<飞天狐> 在 2025-06-23 上传 | 大小：2.53mb | 下载：0

[VHDL编程] myfir

说明：verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件-order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file
<yangyang> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog

说明：学习快速入门verilog的程序 学习verilog必备 非常全面 共包含42个实例代码-Learn QuickStart verilog program learn verilog essential very comprehensive example code contains a total of 42
<li> 在 2025-06-23 上传 | 大小：20.04mb | 下载：0

[VHDL编程] exp_r_alu

说明：总线传输实验，包含下载到实验箱验证,数码管。二极管显示-Bus transfer experiments, contains downloaded to the validation of the test box, digital tube. Diode display
<肖倩> 在 2025-06-23 上传 | 大小：387kb | 下载：0

[VHDL编程] VHDL

说明：基于VHDL语言的交通灯设计:通过状态机设计实现交通灯的红黄绿三种灯显示.其功能包括:红绿黄灯显示,倒计时功能,测试功能,手动控制功能.-Based on VHDL design of traffic lights: red, yellow, and green traffic lights, three lights through the state machine design features include: red, green, yellow, countdown function
<小雪> 在 2025-06-23 上传 | 大小：801kb | 下载：0

[VHDL编程] zongxianchuanshu

说明：湖南大学总线传输实验 原理图及仿真结果-Hunan University bus transfer experimental experimental schematics and simulation results
<肖倩> 在 2025-06-23 上传 | 大小：126kb | 下载：0

[VHDL编程] 4-1Multiplexer

说明：mux 4x1 wire command verilog code
<Logesh> 在 2025-06-23 上传 | 大小：31kb | 下载：0